JP2843563B2 - 計数装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、所謂アップ／ダウンカウンタと称される計
数装置に係り、特に、回路素子間のファンイン、ファン
アウト等の整合に伴う加算、又は減算の動作不良の不具
合を解消すると共に加算して得た複数桁計数値からの減
算を可能とし、減算して得た複数桁計数値への加算を可
能とした計数装置に関する。 〔発明の技術的背景〕 この種計数装置として、近時汎用されているデジタル
集積回路素子を用い第３図の如く構成されたものがあ
る。即ち、第３図において、1a,1bは外部から与えられ
る加算指令、又は減算指令に応動して計数入力された２
進化10進データを加算、又は減算する計数手段としての
BCDアップ／ダウンカウンタ素子であり、例えば、株式
会社 東芝製のTC4501BPである。2a、2bは夫々カウンタ
素子1a、1bからの２進化10進計数値を10進計数値に変換
する復号手段としてのデコーダ素子であり、例えば、株
式会社 東芝製のTD3442APである。 カウンタ素子1a、1b夫々は、図示しないフリップフロ
ップ等により生成された加算指令又は減算指令Up/Dpを
入力するUp/Down端子、計数値のリセット用リセット指
令Rpを入力するReset端子、被計数パルスCpを入力するC
lock端子、桁上がりパルスCapを出力するCarry/Out端
子、計数値を出力するAout、Bout、Cout、Dout端子を有
し、下位桁のカウンタ素子1aの桁上がりパルスCapが、
上位桁のカウンタ素子1bに被計数パルスCpとして与えら
にれるように結線構成されている。 デコーダ素子2a,2b夫々は、カウンタ素子1a,1bからの
計数値を入力するA,B,C,D端子、10進変換した計数値を
出力する０位端子,1位端子,2位端子,3位端子,4位端子,5
位端子,6位端子,7位端子,8位端子,9位端子を有し、カウ
ンタ素子1a,1bと図示の如く結線構成されている。 尚、カウンタ素子1a,1b及びデコーダ素子2a,2bから
は、図示の如く10進表示回路、10進出カへと夫々導出さ
れている。また、電源関係結線は省略している。 〔背景技術の問題点〕 上記構成の従来の計数装置であれば、各カウンタ素子
1a,1bのUp/Down端子に加算指令Up又は減算指令Dpが与え
られると、下位桁のカウンタ素子1aでは、Clock端子に
入力された被計数パルスCpを計数し、桁上がりが生じた
ときは、桁上がりパルスCapをCarry/Out端子から出力
し、この桁上がりパルスCapは上位桁のカウンタ素子1b
のClock端子に被計数パルスCpとして入力され、同様に
計数される。 一方、各カウンタ素子1a、1bのAout,Bout,Cout,Dout
端子からは、計数動作による２進化10進計数値を出力
し、各デコーダ素子2a,2bでは、各カウンタ素子1a,1bか
らの２進化10進計数値をA,B,C,D端子に入力し、10進変
換した計数値を０位端子,1位端子,2位端子,3位端子,4位
端子、５位端子,6位端子,7位端子,8位端子,9位端子から
出力する。 上記構成の従来の計数装置では、カウンタ素子1a,1b
のUp/Down端子に加算指令Up又は減算指令Dpのいずれか
一方が与えられているときは上記計数動作は正常になさ
れる。 しかし乍、複数桁の加算、減算を交互に行なおうとす
る等の場合にあっては、カウンタ素子1a,1bとの間の桁
上がり、又は桁下がりパルスCapの整合関係が損われ、
下位桁（１桁目）のカウンタ素子1aでは、正常な加算、
又は減算が行なわれるが、上位桁（２桁目）のカウンタ
素子1bでは、加算、又は減算が不安定となる場合が生
じ、このため、正常な加算、又は減算が行なわれない、
即ち、２桁以上の計数値が変化し、複数桁の加算、減算
計数装置としては使用できずに、加算、又は減算の一方
の計数動作のみが可能であった。 また、上位桁のカウンタ素子1bの被計数パルスCap
は、下位桁のカウンタ素子1aから得るようにしているの
で、加算して得た複数桁計数値から減算し、減算して得
た複数桁計数値に加算して夫々10進表示を行なうことは
できなかった。 〔発明の目的〕 本発明は上記事情に基づいてなされたもので、その目
的とするところは、回路素子間のファンイン、ダンアウ
ト等の整合に伴う加算、又は減算の動作不良の不具合を
解消し、加算して得た複数桁計数値からの減算を可能と
し、減算して得た複数桁計数値への加算を可能とした計
数装置を提供することにある。 （発明の概要） かかる目的を達成する為に本発明による計数装置は、
計数桁数に対応して設けられ、外部から与えられる加算
指令又は減算指令に応動して計数入力された信号を２進
化10進データとして加算又は減算する複数の計数手段
と、前記計数手段に対応して設けられ、前記計数手段か
ら出力された計数値を入力し、前記計数値を10進データ
に変換して、前記10進データに対応して設けられた10個
の出力端子のうち前記計数値に対応する出力端子から所
定の出力を行う複数の復号手段と、前記復号手段の計数
値「０」に対応する出力端子と計数値「９」に対応する
出力端子に接続され、所定の条件に基づいて前記復号手
段からの出力を上位桁の前記計数手段に出力する加減算
手段とを備え、前記計数手段に前記減算指令が与えられ
ている場合には、前記加減算手段が、前記計数値「９」
に対応する出力端子からの出力を入力した時に上位桁の
前記計数手段に計数信号を出力し、前記上位桁の前記計
数手段は、前記計数信号に基づいて計数値をデクレメン
トし、前記計数手段に前記加算指令が与えられている場
合には、前記加減算手段が、前記計数値「０」に対応す
る出力端子からの出力を入力した時に上位桁の前記計数
手段に計数信号を出力し、前記上位桁の前記計数手段
は、前記計数信号に基づいて計数値をインクリメントす
ることを特徴とする。 〔発明の実施例〕 以下本発明にかかる計数装置を第３図と同一部分には
同一符号を付した第１図に示す一実施例に従い説明す
る。尚、第１図においても第３図と同様に電源関係結線
は省略している。 即ち、第１図では、第３図における上位桁のカウンタ
素子1bがその被計数パルスCpを、下位桁のカウンタ素子
1aの桁上がりパルスCapから得るようにしている構成に
代えて、下位桁のデコーダ素子2aの０位出力及び９位出
力に波形整形を施し、該波形整形出力を加算指令Up、又
は減算指令Dpに応じて選択的に上位桁のカウンタ素子1b
に被計数入力（桁上がり、又は桁下がりパルスCap）と
して与えられるように構成している。 上記において、波形整形は、被計数パルス生成器３に
よりなされ、また、この被計数パルス生成器３の出力を
加算指令Up、又は減算指令Dpに応じて選択的に上位桁の
カウンタ素子1bに与えるのは、切換器４により行なって
いる。 被計数パルス生成器３は、９位出力を受け、減算用の
桁上がりパルスCapを生成する第１の回路3aと、０位出
力を受け、加算用の桁下がりパルスCapを生成する第２
の回路3bとから構成され、夫々第２図にその詳細を示す
ように、２論理和入力のゲートG1,コンデンサC,抵抗R,
バッファG2,通電抵抗ｒから構成されたワンショット回
路と、このワンショット回路の出力を波形整形するイン
バータINVとから構成されている。 切換器４は、第１、第２の接点4a、4bを有し、加算指
令Up時には第２の接点4bが閉じ、減算指令Dp時には第１
の接点4aが閉じるようになっている。 次に、上記の如く構成された本実施例の作用について
説明する。 即ら、下位桁のカウンタ素子1aのUp/Down端子に加算
指令Up又は減算指令Dpが与えられると、この下位桁のカ
ウンタ素子1aでは、Clock端子に入力された被計数パル
スCpを計数し、Aout,Bout、Cout、Dout端子から計数動
作による２進化10進計数値を出力する。 下位桁のデコーダ素子2aでは、下位桁のカウンタ素子
1aからの２進化10進計数値をA,B,C,D端子に入力し、10
進変換した計数値を０位端子,1位端子,2位端子,3位端
子,4位端子,5位端子,6位端子,7位端子,8位端子,9位端子
から出力する。 この下位桁のデコーダ素子2aで、加算動作、又は減算
動作による桁上がり（０位出力）、又は桁下がり（９位
出力）が生じると、その出力を被計数パルス生成器３の
第１の回路3a、又は第２の回路3bで波形整形した後、切
換器４の第１、第２の接点4a、4bを介して選択し、上位
桁のカウンタ素子1bのClock端子に被計数パルスCp（桁
上がり、又は桁下がりパルスCap）として与える。そし
て、上位桁のカウンタ素子1bでは、この入力された桁上
がり、又は桁下がりパルスCapを加算指令Up又は減算指
令Dpに応じて加算、又は減算して、その10進計数値を出
力する。 すなわち、下位桁から「０」出力があった場合におい
て、加算指令Up/減算指令Dpのうち加算指令Upがあった
ときには、計数値が「９」に「１」加算されて、当該桁
が「９」から「０」になったものと考えられるので、上
位桁に「１」が加算される。また、減算指令Dpの場合に
は、当該桁が「１」から「０」になったものと考えられ
るので、上位桁に対しては何もしない（パルスが出力さ
れない）。次に、下位桁から「９」出力があった場合を
考慮すると、加算指令Up/減算指令Dpのうち減算指令Dp
があったときには、「０」出力の場合とは逆に、計数値
が例えば「10」から「１」減算され、当該桁が「０」か
ら「９」になったものと考えられるので、上位桁から
「１」が減算される。また、加算指令Upの場合には、当
該桁が「８」から「９」になったと考えられるので、上
位桁に対しては何もしない（パルスが出力されない）。 以上述べたように本実施例の計数装置によれば、上位
桁のカウンタ素子1bは、下位桁のデコーダ素子2aの０出
力及び９位出力に波形整形を施し、該波形整形出力を加
算指令Up、又は減算指令Dpに応じて、その計数パルスCp
を選択的に取込むようにしているので、複数桁の加算、
減算を交互に行なおうとする等の場合にあっても、カウ
ンタ素子1a,1bの間の桁上がり、又は桁下がりパルスCap
の入力の整合関係が損われることがない。 従って、上位桁（２桁目）のカウンタ素子1bでも、加
算、又は減算動作は安定であり、正常な複数桁の加算、
減算加算が可能となる。 また、上位桁のカウンタ素子1bの被計数パルスCap
は、下位桁のデコーダ素子2aから得るようにしているの
で、加算して得た複数桁計数値から減算したり、減算し
て得た複数桁計数値へ加算したりして夫々10進表示を行
なうことも可能となる。 本発明は上記図示し且つ記載した実施例に限定される
ものではなく本発明の要旨を逸脱しない範囲で種々変形
して実施できる。 〔発明の効果〕 以上述べたように本発明によれば、計数桁数に対応し
て設けられ、外部から与えられる加算指令又は減算指令
に応動して計数入力された信号を２進化10進データとし
て加算又は減算する複数の計数手段と、前記計数手段に
対応して設けられ、前記計数手段から出力された計数値
を入力し、前記計数値を10進データに変換して、前記10
進データに対応して設けられた10個の出力端子のうち前
記計数値に対応する出力端子から所定の出力を行う複数
の復号手段と、前記復号手段の計数値「０」に対応する
出力端子と計数値「９」に対応する出力端子に接続さ
れ、所定の条件に基づいて前記復号手段からの出力を上
位桁の前記計数手段に出力する加減算手段とを備え、前
記計数手段に前記減算指令が与えられている場合には、
前記加減算手段が、前記計数値「９」に対応する出力端
子からの出力を入力した時に上位桁の前記計数手段に計
数信号を出力し、前記上位桁の前記計数手段は、前記計
数信号に基づいて計数値をデクレメントし、前記計数手
段に前記加算指令が与えられている場合には、前記加減
算手段が、前記計数値「０」に対応する出力端子からの
出力を入力した時に上位桁の前記計数手段に計数信号を
出力し、前記上位桁の前記計数手段は、前記計数信号に
基づいて計数値をインクリメントするようにしたので、
加算及び減算の際に桁上げの必要な場合にのみ上位桁に
計数入力が行われるようにしたので、回路素子間のファ
ンイン、ファンアウト等の整合に伴う加算、又は減算の
動作不良の不具合を解消し、加算して得た複数桁計数値
からの減算を可能とし、且つ減算して得た複数桁計数値
への加算を可能とした計数装置が提供できる。

【図面の簡単な説明】 第１図は本発明にかかる計数装置の一実施例を示す回路
図、第２図は第１図の被計数パルス生成器の詳細な回路
図、第３図は従来の計数装置を示す回路図である。 1a,1b……カウンタ素子、2a,2b……デコーダ素子、３…
…被計数パルス生成器、４……切換器。

フロントページの続き (56)参考文献 特開 昭53−107264（ＪＰ，Ａ) 特公 昭52−28619（ＪＰ，Ｂ２) 特公 昭52−3769（ＪＰ，Ｂ２)

Claims (1)

1. (57)【特許請求の範囲】 １．計数桁数に対応して設けられ、外部から与えられる
   加算指令又は減算指令に応動して計数入力された信号を
   ２進化10進データとして加算又は減算する複数の計数手
   段と、 前記計数手段に対応して設けられ、前記計数手段から出
   力された計数値を入力し、前記計数値を10進データに変
   換して、前記10進データに対応して設けられた10個の出
   力端子のうち前記計数値に対応する出力端子から所定の
   出力を行う複数の復号手段と、 前記復号手段の計数値「０」に対応する出力端子と計数
   値「９」に対応する出力端子に接続され、所定の条件に
   基づいて前記復号手段からの出力を上位桁の前記計数手
   段に出力する加減算手段とを備え、 前記計数手段に前記減算指令が与えられている場合に
   は、前記加減算手段が、前記計数値「９」に対応する出
   力端子からの出力を入力した時に上位桁の前記計数手段
   に計数信号を出力し、前記上位桁の前記計数手段は、前
   記計数信号に基づいて計数値をデクレメントし、 前記計数手段に前記加算指令が与えられている場合に
   は、前記加減算手段が、前記計数値「０」に対応する出
   力端子からの出力を入力した時に上位桁の前記計数手段
   に計数信号を出力し、前記上位桁の前記計数手段は、前
   記計数信号に基づいて計数値をインクリメントすること
   を特徴とする計数装置。