SU742923A1 - Преобразователь двоичного кода в двоично-дес тичный код - Google Patents

Description

Изобретение относитс  к евтоматике и вычисшггепьной технике и может быть использовано при построении устройств преобразовани  информещии.

Иавеоген преобразовапгепь двоичного коца в овоично-дес тичный код, соаержадий регистр, разделенный на тетрады, четырехразр дньй счетчик, накопительный сумматор , блок управлени  вычитанием, блок анализа знака числа, блок формировании управл ющих сигналов l .

Недостаток известного преобразовеггел  состоит в большом объеме аппаратуры, что св зано с наличием накопительнотх) сумматора

Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  преобразователь двоичного кода в авоично-дес тичный код, соаержаций сдвиговый регистр, вычитатепь и блок управлени , выход которого соединен с управл ющими входами регистра сдвига и вычитател , первый вход вычитател  соединен с выходом сдвигового р&гнстра . Кроме того, это устройство содержит 4ор ирОватель двоичных эквивалентов и переключатель двоичных эквивалентов 2 .

Недостатком этого преобразовател   вл етс  относительно большой объем аппаратуры .

Цель изобретени  - упрощение преобразовател  за счет новой реализации бло ка делэни  на дес ть.

10

Поставленна  цель достигаетс  тем, что преобразователь содержит коммутатор, четьфехразр дный сдвиговый регистр н дешифратор, первый вход которого соединен с выходом сдвигового регистра, вто15 рой вход дешифратора соединен с выходом четырехразр дного сдвигового регистра и первым входом коммутатора, второй вход которого соединен с выходом вычитател , первый выход коммутатора соединен с

М входом четырехразр дного сдвигового р& гистра, второй выход соединен со входом спвигового регистра, а третий выход коммутатора соед1шен со вторым входом въьчитател , угфавп ющие вхоаы авшнфратора, четырехразр дного сдвнговото регистра к коммутатора соеЩ1нвны с выхопом бпока упдйзггеки , На фиг. 1 привепена блок-схема преоб- разовctrersii на фиг. 2 п 3 - соедипеипе рсиов 1ых блоков преобразовател  в ремг ы&п ВЫЧЙСП9НПЯ остатка   выщзслени  часто:тного соответ-ственно; иа фнт 4 « (lyi кционапьпад схема коммутатора, acjuiwjipaтора и бпока управпепи . ;Пр9образователь состоит из сдвигового , регистр а 1, имеющего Н разр дов, сдви в котором осущес твп етс  в ci opoiiy млад шщ разр дов. Выход 7тулево1-ю разр да сд$игово1Х5 регистра 1 соединен со входом уменьшаемого вычитатеп  2. Выход вычн- тагел  2 герез кок мутатор 3 соединен со входом старшего разр да четырехразр П:него савнгового регистра 4, сдвиг в кото ром такжо осуществл етсл в сторону млаа ргазр дов. Выход нулевого разр да регистра 1 соедшген с первым входом деШ1р:1гратора 5, причем значение этого раз- р да в Дешифраторе запоминаетс . На ком бнвациониую часть деи ифра1Т ра 5 заведены снг гольт с BbixojioB всех разр дов гпсгра 4. Выходы дешифратора 5  вл;т1отей шипами выхода дес тичной цифры. Вход (tl-l)-ro разр да регистра 1 соедип етс  через коммутатор 3 либо с выхо дом вычитатеп  2, либо с выходом нуле- всрго разр да регистра 4 (фиго2 и 3). вычитаемого вычитател  2 соедин етс  че{зез коммутатор 3 либо с выходом второго разр да регистра 4, либо с выходом тог-о разр да регистра 4, номер - которого, увеличенный на П- , кратен че-TbtpSM . Выход этого разр да обозначает си символом -OQ . Выход следующего и старшинству разр да регистра 4, либо вькод нулевого разр да регистра 4 (еспи симвО(Лом УО обоз1шчеп вькод третьего разр да регистра 4) обозначаетс  снмво-jioM -ot , Аналогично выходы следугоUU X по старшинству разр дов регистра 4 обозначаютс  и -oj о Вход третьего разр да регистра 4 соедин етс  через коммутатор 3 либо с выходом вычитате- л  2, либо с выходом нулевого разр да jjerncTpa 4, Блок 6 управлени  состоит (фиг. 4) из 7, имеющего не менее йцп состо ний, дешифратора 8 1эеидамов, элемента запрета тактов н элемента ИЛИ. Он обеалепивает по тактово Серии импульсов на шине 9 и сигналу Выдать цифру на шине 10 наличие nyiotaHx управл ющих тгнаагав: режим вы«итспеии  остатка (выход 11-) на врем  одсчета счетчиком 7 первых 11 + 4 таковых импульсов рбмдам .вычислени  ч& тиого (выход 12) на врем  подсчета четчиком спедутацих ti тактовых имупьсов н режим- Цифра выдана (выод 13) после подсче-та стет шком0(,ч-4 актовых импупьсов до прихода сигнала Выдать цифру. Вып татель 2 состоит из комб1широатюго одноразр дного блока вычитани  тактирующего триггера задержки. Не- шифратор 5 помимо комбинационной части содержит триггер запомрша1да  значени  нулевого разр да регистра 1. Входной код поступает на .преобразователь по ишне 14, а двоишо-дес ти шьй код результата вырабатываетс  на шине 15. предлагйэмого преобразовател  осуществл етс  путем делени  исходного двоичного числа на дес ть с образованием остатка, который и представл ет собой цифру из экс1шалентной дес тичной посла-довательности и частного,  вл ющегос  иоходным двоишым ч ислом дл  вычислени  следующей цифры дес тичного эквивалента. Определение результата делени  происходит в два этана. На нервом производитс  вычисление двоичного числа, которое будучи умноженным на п ть, совпадает в своих младших разр дах со значенийми разр дов с первого по ) делимого, а во всех более старш -1х разр дах имеет нулевое значение. Это достигаетс  вычитанием из исходного числа, сдвинутого на один разр д вправо двоичного числа значегш  нулевого и первого разр дов которого равны нулю, значение второго разр да равно зиачеш Ю нулевого разр да образующейс  разности, значение третьего разр да равно значению первого разр да образующейс  разности и т„д, Результатогу вычитани  будет число, имегоитее вид )(5 -R) 4/ f & Лпи . - Анч Itl.) - результат вы .итагаш; ьастное oi делени  исходного числа на дес ть; остаток от пэпени  на п ть уменьшеннопл .вдвое исходного числа; | целое число, удовлетвор ющее условию i К -П. представление двоичного числа может быть получено путем преобразовани  выро дашм R(a )н RCmod Р; при Р -проопэм 5 (Д. 119 делетцемс  на Р ,  вл ющего слеаствием теоремы Форма и свойств сравнений. Второе слагаемое представл ет собой периодическую двоичную последовательность , поэтому результат вычитани  в своих старших разр дах однозначно опре дел ет остаток и код, позвол ющий скор ректнровать результат до получени  «гаст ного. На втором этапе вычитанием коррек тирующего кода из результата вычислешей первого этапа -формируетс  овоичное чио™ ло,  вл ющеес  частным от делени  исходного числа на дес ть. В исходном состо нии peniCTp 1 обнулен , триггер задержки в вычитателе нахо дитс  в нулевом состо нии, дешифратор режимов запрещает вьшачу управл ющих сигналов из устройства управлени . По шине 14 в сдвиговый регистр 1 занесено число, требующее преобразовани . По с г налу на щине 1О Выдать цифру происхо дит занесение нулевого разр да исходного числа в триггер запоминани  нулевого раз р да в дешифраторе 5, сдвиг числа в регистре 2 на один разр д вправо, что равносильно делению числа на два, обнулени регистра 4, обнуление счетчика 7 в блоке управлени . Дешифрэтор 8 режимов ус танавливает режим вычислени  остатка к через коммутатор 3 происходит следую, щее соединение основных блоков преобразоваггел  (фиг. 2). На каждый тактовый импульс происходит сдвиг вправо содержимого сдвиговых регистров и формирование в них вычитае- МО го и вычитание с помощью вычитател  2 двоичного числа. По прошествии tl-f 4 тактов в регистре 1 находитс  tt младших разр дов двоичного числа Att в ре гистре 4 находитс  двоичное число, опре- дел емое вторым слагаемым в приведенном выражении, В случае если содержимое регистра 4 не равно нул1а триггер задерж ки вычитател  находитс  в единичном состо нии . Дешифратор режимов 8 устанавли вает режим вычислени  частного и через коммутатор 3 происходит соединенне ооновных блоков .преобразовател  (фиг. 3).

Регистр 1

Регистр 4 На кахшый тактовый импульс происхоП51Т сгшиг вправо содержимого сдвиговых рагистров и формкровгаше с помощью выЧ1гтатеп  2 s регр5стре 1 значени  частного от допени  исходного числа на дес ть . В рэгкстрж 4 сохран етс  значение Hasoajnuerocs в нем кода. По прошествии tt тактов Б рэгислре 1 находитс  частное Aitt в двоичном коде, в регистре 4 - ивоH ifb код, опредалйемый вторым слагае /ы привадегаюго выражени  триггер задержки вычитател  находитс  в нулевом состо нии. Дешифратор режимов устанавли- Бает рехдам Цифра выдана н запрещает прохождение тактовой серии на счетчик 7 в устройстве управлени . На выходе деигифратора 5 наход1ггс  двоично-дес тичный код остатка от делени  исходного числа на дес ть. Значени  сигналов на выходах комбинационной части дешифратора (С, С2,, Cj ) св заны со значени ми сигналов на входах комбинационной части дешифратора (Ьо, Di.ta.,} ) выражени ми: C,,-6o6iV8i6 ; Сз-бой. Преобразователь находитс  в состо нии ожидани  сигнала Выдать цифру на выдачу следующей цифры дес тичного эква вилента, После прохождени  количества циклов, равного разр дности дес тичного числа, регистр 1 имеет нулевое значение и устройство приходит в исходное состо ние . Рассмотрим пример преобразовани  восьмиразр дного числа 110О 1101 (205). Пусть это младшие восемь разр дов некоего больгего двоичного числа, разр ды которого начина  с дев того до К() равны нулю. Сдвинув его на оцин разр д вправо, вычитают из него двоичное число, первый и нулевой разр ды которого - нули, второй - нулевой разр д образующейс  раэности , третий - первый разр д образуюейс  разности и т.д.

7429238

Claims (1)

1. Отсюпа , а остаток от пвпени  наченпую периощгческую последователь-дес ть есть: 2R4- (выпелпетси до- ность, иаходпшуюс  в .регистре 1. .шифратором).(В дапвом примере вычитатель сохран Находнм частное, испачьзу  гюлту,.,ет заегл). FMeiibujaeMoe, .1 О I О i 1 Вычитаемое 1 О О ,1 1 О РазностьО О О 1 О 1 1 Результатом  вл етс  код 000 :В данном преобразоватепе увеличение разр дности исходньс. двоичных чисел, Требующих преобразовани , отражаетс  пп1нь на увеличении количесггва погическлх эпёментов в сдвиговом регистре числа, При использовании известнызс з/стройств увеличение разр дности исходных двоичных чисел отражаетс  в основном на количестве логических элементов в накапливающсгм сумматоре. Количество элементов в осталь iiofi части как в известном, так и в лагсемом преобразователе равноненно и соответствует реализации .дес ти разр дов сдвигового 1зегистра. Па анлива1ощнй сум-матор вдвое большего коли.чества логических элемешов, чем сдвиговый регистр той же разр дности. Так как в устройствах автоматики ширткое распростра не гие получает дес тична  нндикади  ifa электронно-лучевых трубках, требующа последователыюго вывода дес тичных цифр нредлагаемьп-j преобразователь удовлет 5О р ет требовани м по быстродействию. Положительный э(|к}1ект загслючае-тс  в уменьшен ИИ количества лог илеских эле менто Экономи  кол.ичества логических элеменТОВ составл ет 30% дл  дес тиразр дного преобразовател  и более дл  нреобрачоватепей большей разр дности. Формула изобретен и   Преобразователь двоичного кеда в ично-дес тичный код, содержащий савиго () (5-) ..-.4--T-,.vii,-:-.-,;:I- - -4i«; 4i « НО (20) вый рег.истр, вычитатепь и блок управле- нн , ВЫ.ХОД icoToporo соединен с управл ющими входами регистра сдвига и вычитател , первый вход вычитател  соединен с выходом сдвигового регистра, о т л и ч аю щ и и с   тем, .что, с целью упрощени  преобразовател , он содержит коммутатор, ч:етырехразр .дный сдвиговый регистр и дешифратор, первый вход которого соединен с выходом сдвигового регистра, второй вход дешифратора соединен с выхо- . дом че1 ырехразр дного сдвигового регист ра и первым входом коммутатора, второй вход которого соединен с выходом вычитател . , первый выход коммутатора соединен с входом четырехразр дного сдвигового регистра, зторЪй выход соединен со входом Сдвигового регистра, а третий выход коммутатора соединен со вторым входом вычитател , управл ющие входы дешифратора четырехразр дного сдвигового рег истра и ксгммутатора соединены с выходом бьЧока управлени  И СТ1Э чн1жи информ аци, прин тые во внимание при экспертизе -1. ABTODC.KC-:-; свидетельство СССР № 437069, к:п, Gr 06 F 5/02, 1972. 2, Авторское свШ.ете;.ъство СССР N 486314, .UU G 06 F 5/02, 1973 (г(р : тотнп)«

   д

   lo

   5

   Фмзэ