SU957200A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents
Преобразователь двоичного кода в двоично-дес тичный Download PDFInfo
- Publication number
- SU957200A1 SU957200A1 SU803232281A SU3232281A SU957200A1 SU 957200 A1 SU957200 A1 SU 957200A1 SU 803232281 A SU803232281 A SU 803232281A SU 3232281 A SU3232281 A SU 3232281A SU 957200 A1 SU957200 A1 SU 957200A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- cascade
- converter
- switch
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
1
Изофетение относитс к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей в системах автоматического управлени при контроле производственных процессов и дл измерений при испытани х аппаратуры .
Известен преобразователь двоичного кода в двоично-дес тичный, содержащий Q каскады сзгммируюших блоков и элементы И-НЕ, выходы суммируюигах блоков каж дого.каскада соединеньп с входами суммирующих блоков соседнего старшего каскада, а входы суммирукндих блоков is младшего каскада вл кггс информационными входами преобразовател .
Недостаток известного преобразовател состоит в сложности схемы, что выражаетс в том, гго преобразователь не до- 20 пускает нарапшвани или уменьшени разр дности путем подсоединени (отсоединени ) каскадов. При неоСкодимости изменени разр дности, например, с целью
получени более высокой разр дности, вс кий раз требуетс нова схема,с иными св з ми. Этот недостаток наиболее рко про тл етс тогда, когда в системе используетс значительное количество прюобразователей и при этом с разными коэффициентами масштабировани ..
Другим недостатком известного преобразовател вл етс отсутствие входа управлени масштабировайием, так как известный преобразователь предназначен дл перевода чисел единиц, изображенных в ДВОИЧНОЕ коде, в то же число, единиц, изображенных в двоично-дес тич ном коде.
Наиболее близким решением по тех1шческой сущности и схемному построению к предлагаемому вл етс преобразователь двоичного кода в двоично-дес тичный, содерисащий последовательно соедкненкые каскады, каждый из которых содерокит дес ть сумматоров и ко У1мутатор. Кроме того, каждый каскад известног преюбразовател содержит логический блок определени кргайней единицы Г2 . Недостаток данного преобразовател состоит в сравнительно большом объем аппаратуры и низкой надежности. Цель изобретени - упрощение преобразовател и повышение его надежности Поставленна цель достигаетс тем, что преобразователь двоичного кода в двоично-дес тичный, содержащий п каскадов преобразовани , где (п+1) - оюло дес тичных разр дов, причем i -и (i ) каскад содержит коммутатор и дес ть сумматоров, первые входы котор объединены и ЯВЛЯКУГСЯ входом управлени масштабированием -т -го разр да преобразовател , выход коммутатора, i -го каскада соединен с вторым входом первого сумматора (i+1)-го каскада, разр дные втьгходы сумматоров с первого по дев тый соединены соответственно с информационными- входами коммутатора, второй вход первого сумматора первого каскада вл етс информационнымвходом преобразовател , вход переноса cyrvi матора i -го каскада ссрдичен с входом логического нул преобразовател , i -и каскад преобразовани содержит щифра- тор, выход которого ышетс выходом i-ro разр да преобразовател и сйэединен с управл ющим входом коммутатора 1 -го каскада, входы шифратора i -го Каскада соединены с выходами старших разр дов соответствующих сутугматоров i-го каскада, разр дные выходы К -го (К.) сумматора соединены с вторыми входами (К + 1)-го сумматора, вторые входы первого сумтиатора соединены с дес тым информационным входом коммутатора . На фиг. 1 приведена блок-схема .пре разовател ; на фиг. 2 - блок-схема со динений одного каскада преобразовани . Устройство содержит каскад 1 преоб разовани , информационный вход 2 каскада , вход 3 управлени масштабированием , выход 4 остатка каскада, информапиоин 11е выходы 5 каскада, шиф тор 6, входы 7 шифратора 6, управл ющие Входы 8 коммутатора 9, сумматоры , входы 11 и 12 сумматоров , выходы 13 и 1-1 су(маторов, информациошгые входы 15 кочмутатора 9 вход 16 переноса cy rмoтo -oв и вход 17 логического нул преобразовател . Предлагаемое устройство соде11жит р д последовательно ,ключенных каскад прообразоватш (см. фиг. 1). Каскпд содержит дес ть сумматоров. 10 в р де (разр де) включенных последовательно и пронумерованных от входа в пор дке последовательного включени СО-С9, один шифратор 6, входы 7 которого промаркированы в пор дке Возрастани также СО-С9, один коммутатор-9, входы 1 5 коп орого промаркированы также СОС9 . Входы 12 сумматоров 10 р да объединены , образу разр д входа 3 управлени масштабированием, выходы 14 с-таршего разр да сумматоров соедине1Пз1 с входами 7 шифратора 6 в пор дке одноименной маркировки, входы 15 комк-гутатора 9 подсоединены к входам 11 сумматоров 10 в пор дке маркировки, управл ющие входы 8 коммутатора 9 подсоединены к выходам 5 шифратора. При преобразоватпга кода, поступившего на вход 2 каскада {см. фиг. 2), на вход 3 должен быть подан двоичный код вл ющийс дополнительным кодом цены единицы каскада. В этом случае каждый сумматор 10 каскада будет осуществл ть операцию вычитани из кода, поданного на вход 2, числа м , соответствующего црне еди-ницы цифры. Рассмотрев операш ю вычитани дл всех сумматоров р да, можно заключить, что на выходе .14 одного из дес ти cyjv.fматоров содержитс логи--1еский нуль при логической единице на остальных. Логический нуль содерлтатс на том су мвторе 10, на вх.оде 11 которого код меньше цены М единиць. Номер, присвоенный сумматору 1О, у которого) имеетс логический нуль, и число вычитаний или значаща цифра каскада совпадают. Положение логического нул на входах 7 шифратора 6 однозначно определ ет код хифры на выходе 5 шифратора 6, который затем поступает на управл к ци-й вход 8 коммутатора 9, что определ ет выборку входа 2 II и подключение его к выходу 4 коммутатора и каскада 1 в целом. Остаток на выходе 4 подаетс на вход 2 следукшего младшего каскада преобразовател дл соответствующего анализа кода, поступившего на его вход. ВьЕСод последнего младшего кас1када не используетс . Код информации на нем вл етс погрешностью преобразовател , который всегда-меньше цены .единицы самого младшего каскада. В ка-честве примера показан преобразователь двоичного кода и двоично-дес тичный код градусов, минут, секунд на 24 двоичных разр да.
Данные преобразовател дл 24-х разр дного кода; число едщшц в пределе угла 2J/ 83886O8 ед, число единиц в угле, одна секунда равна С 6, 472691358 6 ед. сБедень1 в таблицу.
Быстродействие преоб{.)азовател , показанного в примере, определ етс сорока трем сумматорами и соотрсггствует углу 359° 5059. Дл современных: . .сумматоров это быстродействие оцениваетс Т V 43 МКС. .
Использование изобрете1га позвол ет реализовать наперед заданную точность
преобразовател путем набора нообходимого числа модулей, осуществить многоканальный преобразователь, иметь кую динак1ическую точность преобразовани , так как нет ограничений на число или разр дность, о которых ото.бражпк1Тс динамические параметры прео азо1 ани , упростить внешние св зи преобразовател с источником информации, так К преобразователь не требует тактирующих импульсов, получить экономический эффект за счет унификашш преобразовател данного типа.
Claims (2)
- Формула изобретени Преобразователь двоичного кода в двоично-дес тичный, содержащи.н л каска дов преобразовани , где {nfl) - число дес тичных разр дов, причем i-и (i 1каскад содержит коммутатор и дес ть сумматоров, первые входы которых объе динены и вл ютс входом управлени масштабированием i -го разр да прео& разопател , выход коммутатора т -го каскада соединен с вторым, входом niepвого сум1 атора (i-И)-го каскада, разр дные выходы сумматоров с первого по дев тый соединены соответственно с информационными входами коммутатора, второй вход первого сумматора первого каскада вл етс информационным входом преобразовател , вход переноса суммегго i-го каскада соединен с входом логического нул преобразов тел , отличающийс тем, что, с целью упрощени преобразовател и повышени его надежности, в нем i-и каскад преобразовани содержит шифратор, выход которого вл етс выходом i -го разр да преобразовател и соединен с управл ющим входом коммутатора i -го каскада, входы шифратора i-ro каскада соединены с выходами старших разр дов соответствующих сумматоров i -го каскада, разр дные выходы К-го () сумматора соединены вторыми входами : (К+1)-го сумматора, вторые входы первого сумматора соединены с дес тым ин- формационньгм входом коммутатора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 691844, кл. Об F 5/О2, 1977.
- 2.Авторское свидетельство СССР по .за вке № 2766118/18-24, кл. G Об F 5/О2, 1979,(прототип).Г777i/г. /гг (Г/ г/ Л/ |Г л/ се f cff С9х#//.л/fff;«7L-i Г Г - Г Г ГТуНт IVlVliY iiV«:; Л VJfvJ /7/7/г//./g/ilPrirf/у„IIl fxT
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803232281A SU957200A1 (ru) | 1980-10-20 | 1980-10-20 | Преобразователь двоичного кода в двоично-дес тичный |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803232281A SU957200A1 (ru) | 1980-10-20 | 1980-10-20 | Преобразователь двоичного кода в двоично-дес тичный |
Publications (1)
Publication Number | Publication Date |
---|---|
SU957200A1 true SU957200A1 (ru) | 1982-09-07 |
Family
ID=20937288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803232281A SU957200A1 (ru) | 1980-10-20 | 1980-10-20 | Преобразователь двоичного кода в двоично-дес тичный |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU957200A1 (ru) |
-
1980
- 1980-10-20 SU SU803232281A patent/SU957200A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB716486A (en) | Improvements in apparatus for electrically performing the mathematical operation of converting a number from one scale of notation into another | |
US3026034A (en) | Binary to decimal conversion | |
SU957200A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
US2994076A (en) | Code converter circuit | |
US5471156A (en) | Device and method for binary-multilevel operation | |
US3026035A (en) | Decimal to binary conversion | |
US3564225A (en) | Serial binary coded decimal converter | |
US3052411A (en) | Computer | |
US3890496A (en) | Variable 8421 BCD multiplier | |
US2983913A (en) | Code translator | |
US3207888A (en) | Electronic circuit for complementing binary coded decimal numbers | |
SU779998A1 (ru) | Преобразователь кодов | |
US3835452A (en) | Coding system for stochastic representation | |
US3649823A (en) | Digital translator | |
SU1149243A1 (ru) | Реверсивный преобразователь двоичного кода в двоично-дес тичный | |
SU1164695A1 (ru) | Устройство дл сдвига | |
RU2040115C1 (ru) | Преобразователь четырехразрядного двоичного кода в двоично-десятичный код | |
SU1030800A1 (ru) | Устройство дл логарифмировани | |
RU2022340C1 (ru) | Устройство для вычисления модуля вектора | |
SU1107133A1 (ru) | Устройство дл вычислени коэффициентов преобразовани по Уолшу-Адамару | |
SU1016780A1 (ru) | Устройство дл умножени дес тичных чисел | |
SU716036A1 (ru) | Устройство дл преобразовани сигналов двухградационных изображений | |
SU1095168A1 (ru) | Преобразователь пр мого кода в пр мой,обратный и дополнительный код | |
SU708344A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный и обратно | |
SU1141402A1 (ru) | Матричное устройство дл делени |