JPH03191616A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 各種制御機器内において入力信号を」計数するカウンタ
回路に関し、 誤動作を正確に検出することを目的とし、互いに異なる
回路構成により、同一の入力信号を別々に８１数する複
数の順序論理回路と、該複数の順序論理回路の各出力信
号を夫々比較し、その比較結果に基づき誤動作検出信号
を出力する比較回路とを有し、該複数の順序論理回路の
所定の順序論理回路から計数出力を取り出すよう構成す
る。

〔産業上の利用分野〕

本発明はカウンタ回路に係り、特に各種制ｍｍ器内にお
いて入力信号を計数するカウンタ回路に関する。

現在、工業用の各種機器にディジタル制御機器が広く利
用されているが、これらの電気的環境は雑音が多いため
、この雑音による誤動作が起り易い。このため、ディジ
タルｔ、ＩＪ御機器内に用いられるカウンタ回路も雑音
による誤動作を受は易く、誤動作による予測不能な動作
を防止するために、誤動作を起した場合にはそれを検出
して適切な処置をとることが重要となる。

〔従来の技術〕

ディジタル回路を用いた各種システムにおいては、従来
より電気的雑音による誤動作が心配される場合には、同
一のディジタル回路を複数多重化（並列化）して、それ
らの多数決により論理を決定したり、またマイクロコン
ピュータを用いて７０グラムで制御するシステムでは、
７０グラムの走行状況をウォッチ・ドッグ・タイマで監
視して誤動作を検出している。従って、カウンタ回路の
電気的ＩＩ音による誤動作を検出する場合にも、同じカ
ウンタ回路を複数並列化してそれらの出力を比較したり
、あるいはウォッチ・ドッグ・タイマで監視することが
考えられている。

〔発明が解決しようとする課題〕

しかるに、カウンタ回路を多数決論理で誤動作を検出で
きるよう、同じカウンタ回路を複数並列化した場合、複
数のカウンタ回路は一つのプリント基板上、又は同一チ
ップ上に夫々設けられているため、動作環境が類似し、
同時に同様の誤動作を引起し、誤動作の検出が困難であ
る。

また、ウォッチ・ドッグ・タイマで監視しても、カウン
タ回路が（監視される側の）タイマとして利用された場
合、誤動作を起しても時間が変化するのみで、カウンタ
回路が誤動作を起しているのか否かの判断が困難である
。

更に、上記の多数決論理やウォッチ・−ドッグ・タイマ
はいずれも列車の制御システムやシ１算機システムとい
った大規模なシステムには適用されるが、カウンタ回路
のような小規模な回路に適用するには大掛りで高価とな
ってしまう。

本発明は以上の点に鑑みなされたもので、誤動作を正確
に検出し得るカウンタ回路を提供することを目的とする
。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。同図中、１１１〜
１１１は夫々順序論理回路で、全部で２以上のｎ回路あ
る。これら順序論理回路１１１〜１１ｎは互いに異なる
回路構成であり、同じ入力信号を夫々別々に計数する。

また、１２は比較回路で、順序論理回路１１１〜１１１
の各出力信号を比較し、その比較結果に基づいて誤動作
検出信号を出力する。このように、順序論理回路１１１
〜１１１と比較回路１２からなる本発明のカウンタ回路
において、そのカウンタ出力信号は所定の−の順序論ｌ
！Ｉ！００路１１１から取り出される。

【作用〕

順序論理回路１１１〜１１１は互いに異なる回路構成で
あるため、同じプリント基板上又は同一チップ上に夫々
実装され、その結果、動作環境が類似することになって
も、誤動作を同時に起す確率を極めて小にすることがで
きる。

〔実施例〕

第２図は本発明の第１実施例の構成図を示す。

同図中、第１図と同一構成部分には同一符号を付しであ
る。第２図に示す第１実施例はｎ−２の例で、前記した
順序論理回路１１１としてアップカウンタ２１を用い、
前記した順序論理回路１１２としてダウンカウンタ２２
を用い、更に比較回路１２を加算器２３と、インバータ
２４．２５とＮＡＮＤ回路２６で構成したものである。

アップカウンタ２１は例えば第３図に示す如き同期式１
０進カウンタで構成されている。この同期式１０進カウ
ンタ３０は型名７４１６２の公知の東８１回路によるカ
ウンタで、４ピツトのプリセットデータＡ〜Ｄが入力さ
れる端子、り０ツク（ＣＬＯＣＫ）の入力端子、クリア
信号（ＣＬＥＡＲ）入力端子、ロード信号（ＬＯＡＤ）
入力端子、　１１１卿信号（ＥＮＡＢＬＥ　　Ｐ、ＥＮ
ＡＢＬＥ　　Ｔ）入力端子、４ピツトの出力データＱ＾
〜Ｑｏ出カ端子及びリップルキャリイ出力端子を有する
。

この同期式１０進カウンタ３０によるアップヵウツタ２
１は、Ｄフリップ′ノロツブ３１１〜３１４にり０ツク
入力端子を介して同時にクロックパルスを印加し、り０
ツクパルスに同期させてこのり０ツクパルスの計数出力
値を２進数で４ピツトの出力端ｆより出力する構成であ
る。なお、０−ド端ｆを０−レベルに保ち、り０ツク端
子にり０ツクパルスを入力した時に、Ｄフリップフロッ
プ３１＋〜３１４にプリセットデータＡ−Ｄの値がロー
ドされる。

第４図は第２図のダウンカウンタ２２の一例の回路図を
示す。このカウンタは型名７４１９２なる集積回路によ
る公知の同期式１０進アツプダウンカウンタ４０で、４
ピツトのプリセットデータＡ〜Ｄの入力端子４１Ａ〜４
１ｏと、アップカウント入力端Ｆ４２ｕ、ダウンカウン
ト入力端了４２Ｄ。

クリア・信号入力端子４３．ロード信号入力端子４４、
Ｄフリップフロツブ４５１〜４５４．４ピツトデータＱ
＾〜Ｑｏの出力端子、ボロー信号出力端子４６．キャリ
イ信号出力端子４７．その他論理回路群などからなる。

この同期式１０進アツプダウンカウンタ４０を本実施例
ではダウンカウンタとして動作させるもので、予めＢＣ
Ｄコードで“９”の値（すなわち、ＡＢＣＤ＝１００１
）を端子４１＾〜４１ｏに入力し、ロード信号を端子４
４に入力した後、ダウンカウント入力端子４２ｏにのみ
り０ツクパルスを印加する。これにより、同期式１０進
アツプダウンカウンタ４０はクロックパルスが１個入力
される毎に４ビツト出力端子の出力データＱＡ〜Ｑｏの
値が“８″→“７”→“６”→・・・→１１０″とダウ
ンカウントしていき、“ＯＩＩとなるとローレベルのボ
ロー信号が端子４６より取り出され、次のり０ツクパル
スで出力データＱｈ’＝Ｑｏが“９″となると同時に端
子４６がハイレベルに復帰する。

第５図は第２図中の加算器２３の一例の回路図を示す。

この加算器２３は型名７４２８３なる集積回路による公
知の全加篩器５０で、４ビツトデータＡ１〜Ａ４の入力
端子と、４ビツトデータＢ１〜Ｂ４の入力！？と、キャ
リイ入力信号ｃｏの入力端子と、４ビツトデータΣ１〜
Σ４の出力端子と、桁上げ信号Ｃ４の出力端子とを有し
、論即回路群により構成されている。この全加算器５０
は４ピツトデータＡ１〜Ａ４と４ビツトデータＢ１〜Ｂ
４の加詐信号を出力データΣ１〜Σ４として出力する。

次に第２図に示す第１実施例の動作について説明する。

クロックパルスが７ツプカウンタ２１（同期式１０進カ
ウンタ３０）のり０ツク入力端子とダウンカウンタ２２
（同期式１０進アツプダウンカウンタ４０）のカウント
ダウン入力端子４２ｏに入力されている状態において、
第６図に示す如くハイレベルのリセットパルスが入力さ
れ、この状態でり０ツクパルスが入力されると、アップ
カウンタ２１の計数値が“０”となり、かつ、ダウンカ
ウンタ２２の計数値がプリセットされた値°“９″とな
る。

次にリセットパルスがローレベルになった後、次のクロ
ックパルスが入来される毎にアップカウンタ２１の４ピ
ットデータＱＡ−Ｑｏによる計数値は第６図のクロック
パルス波形の上部にカッコを付さずに示した如く“１″
′ずつカウントアツプしていき、０９″の次に“０″に
戻る。ここで、出力される４ビツトデータのうち最上位
ビット（ＭＳＢ）は第６図にＱｏで示す如くになり、こ
のＱｏがカウンタ回路の出力信号として外部へ出力され
る。

他方、リセットパルスがローレベルになった後。

次のりＯツクパルスが入来される毎にダウンカウンタ２
２の４ピットデータＱＡ−Ｑｏによる計数値は第６図の
り０ツクパルス波形の上部にカッコを付して示した如く
“１″ずつカウントダウンしていき　Ｍ　Ｑ　１１の次
に“９′°に戻る。

アップカウンタ２１の４ピツト出力データは加算器２３
へ入力データＡ１〜Ａ４として入力され、ダウンカウン
タ２２の４ビツト出力データは加算器２３へ入力データ
８１〜Ｂ４として入力され、ここで加算され、加算出力
データが４ピツトの出力端子より取り出される。

この加算出力データによる値は正常時は常に″“９”　
（Σ１＝１．Σ２＝０．Σ３＝０．Σ４＝１）となるが
、誤動作時には“９″以外の値となる。従って、加算器
２３の出力データのうちΣ１゜Σ４の各データはインバ
ータ２４．２５を通して、またΣ２．Σ３の各データは
直接に夫々ＮＡＮＯ回路２６に供給することにより、正
常時には“０″となり、巽常時には“１”の誤動作検出
信号がＮＡＮＤｆ５１路２６から取り出される。

本実施例によれば、順序論理回路１１１及び１１２を夫
々アップカウンタ２１とダウンカウンタ２２という回路
構成の異なる構成としたので、同じような動作環境下に
あっても同時に誤動作を起す確率は極めて低いため、Ｎ
ＡＮＤ回路２６より正確に誤動作検出信号を取り出すこ
とができる。

次に本発明の第２実施例について説明する。第７図ｔよ
本発明の第２実施例の構成図を示す。同図中、第１図と
同一構成部分には同一符号を付しである。本実施例はｎ
＝２の例で、前記した順序論理回路１１１及び１１２を
夫々リップルカウンタ７１とジョンソンカウンタ７２．
１０個のインバータ７３．エンコーダ７４，４個のＡＮ
Ｄ回路７７を用いて構成し、更に比較回路１２を排他的
論叩回路７５＋〜７５４及びＯＲ回路７６から構成した
ものである。

ここで、リップルカウンタ７１は例えば第８図に示す如
く、型名４５１８の集Ｗ４回路を用いた公知の１０進リ
ツプルカウンタ８０で、りＯツク入力端子８１．クロッ
クイネーブル端子８２．リセット端ｆ８３．フリツプフ
Ｏツブ８４１〜８４４．４ビツト出力端ＦＱ＋〜Ｑ４を
有し、更に論理回路群を含む回路構成とされている。こ
のリップルカウンタ８０は端子８２にクロックイネーブ
ル信号が入力されている状態において、りｏ’＞クパル
スが入力端Ｆ８１に入力される毎にフリップノロツブ８
４＋の出力が順次８４２．８４３．８４４へ伝搬してい
く非同期式カウンタ構成であり、フリップフロップ８４
１〜８４４０σ出力をインバータ８５１〜８５４を介し
て出力端”ＦＱ＋〜Ｑ４より出力する。このＱ１〜Ｑ４
の４ビツト出力データは入力クロックパルスの計数値を
２進数で示す。

第９図は第７図のジョンソンカウンタ７２の一例の回路
図を示し、型名４０１１の集積回路による公知の構成で
ある。このジョンソンカウンタ９０はクロック入力端子
９１．りＯツクイネーブル端子９２、リセット端Ｉ９３
．Ｄフリップ７０ツブ９４１〜９４ｓ、１０ビツト出力
端子００〜Ｑｓ。

キャリイ出力端子９５を有し、論理回路群を含む構成で
あり、Ｄフリップ７０ツブ９４１〜９４５による５ピツ
トシフトレジスタの最終段のＤフリップノロツブ４５５
のＱ、σ出力を反転させて初段のＤフリップ７０ツブ９
４１に帰還する構成であり、１０進の語数を行なう。

リセット端子９３にハイレベルのリセット信号が人力さ
れたときのみＱｏ比出力みがハイレベル、かつ、０１〜
Ｑ９出力は各々ローレベルとなり以下り０ツクパルスが
入力される毎に０１〜Ｑ９の９ビツト出力は９つの状ｒ
ｌＡｍ移を順次とる。

すなわち、Ｑ＋〜Ｑ９の９ビツト出力は２進数ではない
。このため、これをリップルカウンタ７１の出力と同様
に２進数に変換するために、第７図の１ン」−ダ７４が
設けられている。このエンコーダ７４は例えば第１０図
に示す如く、型名７４１４７の集ｍ回路を用いた公知の
エンコーダ１００の構成であり、ジョンソンカウンタ７
２　（９０）の０１〜Ｑ９出力がインバータ７３を介し
て１〜９で示す入力Ｎ’Ｆに夫々入力されることで、４
ピツＩ・出力端子Ａ−Ｄより４ビツトの２進数データを
出力する。

ジョンソンカウンタ７２の出力が０を示している詩は（
Ｑｏ　＝Ｈ）インバータおよびＡＮＤ回路７７により４
ビツトの２進数データは０となる。

次に第７図に示した第２実施例の動作について説明する
。クロックパルスはリップルカウンタ７１　（８０）及
びジョンソンカウンタ７２（９０）の各り０ツク入力端
子に夫々供給されて同時にカウントされる。第１１図に
示す如くリセット信号がリップルカウンタ７１とジョン
ソンカウンタ７２の各リセット端子８３．９３に入力さ
れた状態でり０ツクパルスが入力されることにより、リ
ップルカウンタ７１とジョンソンカウンタ７２が夫々リ
セット状態となり、以後クロックパルスが入力される毎
に、リップルカウンタ７１の０１〜Ｑ４の４ビツトデー
タが示す計数値（２進数）は１”ずつカウントアツプし
ていく。同様に、ジョンソンカウンタ７２のＱ＋−Ｑｓ
比出力インバータ７３を通して１ンコーダ７４に入力す
ることにより、１ンコーダ７４で２進数に変換されて出
力端ＦＡ−Ｄより取り出された４ビツトの計数値も“１
″ずつカウントアツプしていく。

従って、リップルカウンタ７１の出力計数値とエンコー
ダ７４の出力計数値は正常動作時には常に一致し、かつ
、第１１図のクロックパルスの波形上部の数値で示す値
で変化する。

リップルカウンタ７１の４ピツト出力データと゛■ンコ
ーダ７４の４ビツト出力データとは、対応するピット同
士が排他的論理和回路７５１〜７５４に入力され、ここ
で一致するとぎローレベル、不一致のときハイレベルと
された後、ＯＲ回路７６を通して端子７８へ出力される
。従って、正常動作時には端子７８にはローレベル（０
０″）の信号が取り出され、一方、異常動作時にはりッ
プルカウンタ７１とエンコーダ７４の両出力データが不
一致になることから端子７８にはハイレベル（“１″）
の誤動作検出信号が取り出される。

また、カウンタ回路の出力信号として、リップルカウン
タ７１の０４出力端子より第１１図に示ず如き波形の信
号が取り出される。

本実施例は２つの順序論理回路１１１及び１゛１２はい
ずれもアップカウントをするが、一方がリップルカウン
タ７１　（８０）、他方がジョンソンカウンタ７２（９
０）、インバータ７３及びＩンコーダ７４（１００）か
らなる構成であり、互いに回路構成が全く異なるため、
第１実施例と同様の効果を奏する。

なお、本発明は上記の各実施例に限定されるものではな
く、例えば順序論理回路の数は３以上であってもよい。

（発明の効果〕 上述の如く、本発明によれば、動作環境が類−似する同
一チップ上又は同一プリント基板上に設けられたと６で
も、誤動作を同時に起す確率を極めて小にすることがで
きるため、カウンタ回路の誤動作を正確に検出すること
ができ、また回路規模も大掛りでなくＳ成でき、信頼性
向上に寄与するところ大である等の特長を有するもので
ある。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の第１実施例の構成図、第３図は７ツブ
カウンタの一例の回路図、第４図はダウンカウンタの一
例の回路図、第５図は加算器の一例の回路図、 第６図は第２図の動作説明用タイムチャート、第７図は
本発明の第２実施例の構成図、第８図はリップルカウン
タの一例の回路図、第９図はジョンソンカウンタの一例
の回路図、第１０図はエンコーダの一例の回路図、第１
１図は第７図の動作説明用タイムチャートである。 図において、 １１１〜１１１は順序論理回路、 １２は比較回路、 ２１はアップカウンタ、 ２２はダウンカウンタ、 ２３は加算器、 ７１はりップルカウンタ、 ７２はジョンソンカウンタ、 ７４はエンコーダ を示す。

Claims (1)

1. 【特許請求の範囲】 互いに異なる回路構成により、同一の入力信号を別々に
   計数する複数の順序論理回路（１１＿１〜１１＿ｎ）と
   、 該複数の順序論理回路（１１＿１〜１１＿ｎ）の各出力
   信号を夫々比較し、その比較結果に基づき誤動作検出信
   号を出力する比較回路（１２）とを有し、 該複数の順序論理回路（１１＿１〜１１＿ｎ）の所定の
   順序論理回路（１１＿１）から計数出力を取り出すよう
   構成したことを特徴とするカウンタ回路。