JPH0426563B2 - - Google Patents
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- JPH0426563B2 JPH0426563B2 JP61075549A JP7554986A JPH0426563B2 JP H0426563 B2 JPH0426563 B2 JP H0426563B2 JP 61075549 A JP61075549 A JP 61075549A JP 7554986 A JP7554986 A JP 7554986A JP H0426563 B2 JPH0426563 B2 JP H0426563B2
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- JP
- Japan
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- data
- rom
- counter
- preset
- circuit
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- 208000011580 syndromic disease Diseases 0.000 claims description 20
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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- Physics & Mathematics (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はBCH符号の復号回路に関し、特に索
表により誤り位置を検出して誤り訂正を行なう復
号回路に関する。
表により誤り位置を検出して誤り訂正を行なう復
号回路に関する。
（発明の背景）
ROMを用いた、BCH符号の復号回路は知られ
ており、ROMにはシンドロームに対応して、総
ての訂正可能な誤りに対する誤り位置データをエ
ンコードして記憶させてある。
ており、ROMにはシンドロームに対応して、総
ての訂正可能な誤りに対する誤り位置データをエ
ンコードして記憶させてある。
そこで従来のBCH符号の復号回路は、入力デ
ータからシンドローム計算をし、計算シンドロー
ムをROMにアドレスデータとして与えて、
ROMに記憶させておいた誤り位置データを読み
出したうえ、デコードし、パラレル−シリアル変
換して、元の入力データと排他論理和回路にて
Mod2の加算を行なうように構成されていた。
ータからシンドローム計算をし、計算シンドロー
ムをROMにアドレスデータとして与えて、
ROMに記憶させておいた誤り位置データを読み
出したうえ、デコードし、パラレル−シリアル変
換して、元の入力データと排他論理和回路にて
Mod2の加算を行なうように構成されていた。
しかし上記した如き従来例は、誤り位置データ
はエンコードしたうえROMに記憶させることに
より、ROMの容量は小さくてすむ効果はあるも
のの、ROM以降のデコード回路およびその周辺
の回路の構成が複雑となる問題点があつた。
はエンコードしたうえROMに記憶させることに
より、ROMの容量は小さくてすむ効果はあるも
のの、ROM以降のデコード回路およびその周辺
の回路の構成が複雑となる問題点があつた。
本発明は上記の問題点を解消し、ROM容量に
ついては増加せず、ROM以降の回路の構成が簡
単にできるBCH符号の復号回路を提供すること
を目的とする。
ついては増加せず、ROM以降の回路の構成が簡
単にできるBCH符号の復号回路を提供すること
を目的とする。
（発明の構成）
本発明は上記の問題点を解決するために次の如
く構成した。
く構成した。
プリセツトカウンタと、誤り位置データとプリ
セツトカウンタの基準値データとの差に関連した
データを記憶させてあるROMとを備え、入力デ
ータからシンドローム計算をし、計算シンドロー
ムをアドレスデータとして前記ROMに与え、前
記ROMから読み出されたデータをプリセツト値
として前記プリセツトカウンタに与え、前記プリ
セツトカウンタにより前記基準値データにまで計
数したときの出力を誤り訂正信号として、誤り訂
正を行なうようにした。
セツトカウンタの基準値データとの差に関連した
データを記憶させてあるROMとを備え、入力デ
ータからシンドローム計算をし、計算シンドロー
ムをアドレスデータとして前記ROMに与え、前
記ROMから読み出されたデータをプリセツト値
として前記プリセツトカウンタに与え、前記プリ
セツトカウンタにより前記基準値データにまで計
数したときの出力を誤り訂正信号として、誤り訂
正を行なうようにした。
ここで、プリセツトカウンタの基準値データと
は、プリセツトカウンタがキヤリーまたはボロー
出力を発生する計数値データであつて、たとえば
2n進カウンタのときは基準値データは10進数で示
せば（2n−１）である。
は、プリセツトカウンタがキヤリーまたはボロー
出力を発生する計数値データであつて、たとえば
2n進カウンタのときは基準値データは10進数で示
せば（2n−１）である。
（作用）
本発明は上記の如く構成したから、計算シンド
ロームにしたがつて、誤り位置データと基準値デ
ータとの差に関連したデータがROMから読み出
され、プリセツトカウンタに初期値としてロード
される。引き続くプリセツトカウンタのクロツク
パルス計数によりプリセツトカウンタの計数値が
基準値に達したときプリセツトカウンタからキヤ
リーまたはボロー出力が出力される。
ロームにしたがつて、誤り位置データと基準値デ
ータとの差に関連したデータがROMから読み出
され、プリセツトカウンタに初期値としてロード
される。引き続くプリセツトカウンタのクロツク
パルス計数によりプリセツトカウンタの計数値が
基準値に達したときプリセツトカウンタからキヤ
リーまたはボロー出力が出力される。
しかるにキヤリーまたはボロー出力が発生され
るときは丁度入力データの誤り位置に対応してい
るため、入力データの誤り個所が訂正されること
になる。
るときは丁度入力データの誤り位置に対応してい
るため、入力データの誤り個所が訂正されること
になる。
いま仮に、ROMに記憶させてあるデータを誤
り位置データと基準値データとの差のデータとす
れば、プリセツトカウンタにて基準値データに達
するまでの計数クロツクパルス数が入力データ中
の誤りビツト位置に対応している。したがつてこ
の誤りビツトが訂正されることになる。
り位置データと基準値データとの差のデータとす
れば、プリセツトカウンタにて基準値データに達
するまでの計数クロツクパルス数が入力データ中
の誤りビツト位置に対応している。したがつてこ
の誤りビツトが訂正されることになる。
（発明の実施例）
以下、本発明を実施例により説明する。
第１図は本発明の一実施例の構成を示すブロツ
ク図である。
ク図である。
BCH符号からなる入力データはシンドローム
計算回路１に供給してシンドローム計算させる。
入力データは同時にタイミングを合せるためシフ
トレジスタからなるデータ遅延回路２に供給して
遅延させる。
計算回路１に供給してシンドローム計算させる。
入力データは同時にタイミングを合せるためシフ
トレジスタからなるデータ遅延回路２に供給して
遅延させる。
シンドローム計算回路１にて計算されたシンド
ロームはラツチ回路３に供給してラツチし、ラツ
チ出力は誤り位置データを記憶させてあるROM
４にアドレスデータとして供給する。
ロームはラツチ回路３に供給してラツチし、ラツ
チ出力は誤り位置データを記憶させてあるROM
４にアドレスデータとして供給する。
ROM４には誤り位置データが記憶させてあ
り、記憶されている誤り位置データは、入力デー
タのブロツク長をｙ（ここで2nｙ＞2n-1とする）
とし、誤り位置を入力データの最初のビツト位置
から“ｘ”番目としたとき、〔（2n−１）−ｘ〕を
２進符号に変換したデータである。仮に入力デー
タのブロツク長を63ビツトとすれば、ROM４に
記憶させる誤り位置データは６ビツトですむ。
り、記憶されている誤り位置データは、入力デー
タのブロツク長をｙ（ここで2nｙ＞2n-1とする）
とし、誤り位置を入力データの最初のビツト位置
から“ｘ”番目としたとき、〔（2n−１）−ｘ〕を
２進符号に変換したデータである。仮に入力デー
タのブロツク長を63ビツトとすれば、ROM４に
記憶させる誤り位置データは６ビツトですむ。
ラツチ出力によりアドレス指定されたROM４
から読み出されたデータはプリセツトアツプカウ
ンタ５にプリセツトデータとして供給し、このデ
ータを初期値としてアツプカウントさせる。
から読み出されたデータはプリセツトアツプカウ
ンタ５にプリセツトデータとして供給し、このデ
ータを初期値としてアツプカウントさせる。
プリセツトアツプカウンタ５が基準値であるフ
ルカウントに達したとき、プリセツトアツプカウ
ンタ５からリツプルキヤリー出力が出力される。
このリツプルキヤリー出力を誤り訂正信号として
データ遅延回路２の出力とともに排他論理和回路
６に供給して排他論理和回路６から復号データを
得る。
ルカウントに達したとき、プリセツトアツプカウ
ンタ５からリツプルキヤリー出力が出力される。
このリツプルキヤリー出力を誤り訂正信号として
データ遅延回路２の出力とともに排他論理和回路
６に供給して排他論理和回路６から復号データを
得る。
なお、タイミング発生回路７はシンドローム計
算回路１、データ遅延回路２、プリセツトアツプ
カウンタ５にクロツクパルス信号を、ラツチ回路
３にストローブパルス信号を、プリセツトアツプ
カウンタ５にロード信号を供給して装置のタイミ
ングをとらせるためのものである。
算回路１、データ遅延回路２、プリセツトアツプ
カウンタ５にクロツクパルス信号を、ラツチ回路
３にストローブパルス信号を、プリセツトアツプ
カウンタ５にロード信号を供給して装置のタイミ
ングをとらせるためのものである。
またさらに、データ遅延回路２はシンドローム
計算開始から、プリセツトアツプカウンタ５に
ROM４から読み出したデータをロードするまで
の期間、入力データを遅延させる。
計算開始から、プリセツトアツプカウンタ５に
ROM４から読み出したデータをロードするまで
の期間、入力データを遅延させる。
いま、入力データのブロツク長を63ビツトとし
た場合、プリセツトカウンタ５は基準値が（26−
１）である64進プリセツトアツプカウンタで構成
され、以下この場合を例に作用を説明する。
た場合、プリセツトカウンタ５は基準値が（26−
１）である64進プリセツトアツプカウンタで構成
され、以下この場合を例に作用を説明する。
いま、入力データをシンドローム計算回路１で
シンドローム計算の結果、ラツチ回路３のラツチ
出力によりROM４からは、最初からの３ビツト
目が誤つている場合にはデータ〔111100＝60（10
進数）〕が出力され、プリセツトアツプカウンタ
５にロードされる。この状態を模式的に第２図ｂ
に示してある。
シンドローム計算の結果、ラツチ回路３のラツチ
出力によりROM４からは、最初からの３ビツト
目が誤つている場合にはデータ〔111100＝60（10
進数）〕が出力され、プリセツトアツプカウンタ
５にロードされる。この状態を模式的に第２図ｂ
に示してある。
一方、タイミング発生回路７からのクロツクパ
ルス信号は第２図ａに示す如くであり、第２図ｂ
に示したプリセツトデータがロードされた後、３
番目のクロツクパルス信号によつて第２図ｃに示
す如くリツプキヤリー出力が排他論理和回路６に
出力され、データ遅延回路２から出力されてきた
入力データの第３ビツト目が訂正されることにな
る。
ルス信号は第２図ａに示す如くであり、第２図ｂ
に示したプリセツトデータがロードされた後、３
番目のクロツクパルス信号によつて第２図ｃに示
す如くリツプキヤリー出力が排他論理和回路６に
出力され、データ遅延回路２から出力されてきた
入力データの第３ビツト目が訂正されることにな
る。
尚、上記において入力データのブロツク長が63
ビツトの場合を例示したが、これに限る必要はな
いこと勿論である。
ビツトの場合を例示したが、これに限る必要はな
いこと勿論である。
また、プリセツトアツプカウンタ５に上記した
如く、プリセツトがなされた次のクロツクパルス
信号から計数を行なうカウンタを使用した例を説
明したが、プリセツト中に入力されたクロツクパ
ルス信号から計数を行なうカウンタを使用しても
よく、この場合はROM４に記憶させておく誤り
位置データは〔（2n−１）−ｘ＋１〕となり、この
場合のプリセツト値は第２図ｄに示す如く前記例
と同一の場合において“61”となる。
如く、プリセツトがなされた次のクロツクパルス
信号から計数を行なうカウンタを使用した例を説
明したが、プリセツト中に入力されたクロツクパ
ルス信号から計数を行なうカウンタを使用しても
よく、この場合はROM４に記憶させておく誤り
位置データは〔（2n−１）−ｘ＋１〕となり、この
場合のプリセツト値は第２図ｄに示す如く前記例
と同一の場合において“61”となる。
また、プリセツトダウンカウンタを用いること
もできる。
もできる。
複数ビツト誤り訂正が行なえるシンドロームを
得られるBCH符号のデータが入力データとして
与えられる場合に付いて説明する。この場合は
ROM４とアツプカウンタ５からなる構成を訂正
可能なビツト数と同じ数だけ設ければよい。すな
わちROM４を含めて誤り訂正可能なビツト数と
同じ数のROMと、各ROMに対応した同じ数の
アツプカウンタを設け、ROMおよびアツプカウ
ンタとの関係をROM４とアツプカウンタ５との
関係と同様に構成し、各アツプカウンタから出力
されるリツプルキヤリー出力をオアゲートに入力
し、該オアゲートの出力をアツプカウンタ５のリ
ツプルキヤリー出力に代わつて排他論理和回路６
に誤り訂正信号として供給する。ここで、各
ROMには誤り位置データが記憶させてある。
得られるBCH符号のデータが入力データとして
与えられる場合に付いて説明する。この場合は
ROM４とアツプカウンタ５からなる構成を訂正
可能なビツト数と同じ数だけ設ければよい。すな
わちROM４を含めて誤り訂正可能なビツト数と
同じ数のROMと、各ROMに対応した同じ数の
アツプカウンタを設け、ROMおよびアツプカウ
ンタとの関係をROM４とアツプカウンタ５との
関係と同様に構成し、各アツプカウンタから出力
されるリツプルキヤリー出力をオアゲートに入力
し、該オアゲートの出力をアツプカウンタ５のリ
ツプルキヤリー出力に代わつて排他論理和回路６
に誤り訂正信号として供給する。ここで、各
ROMには誤り位置データが記憶させてある。
このように構成することによつて、複数ビツト
誤り訂正が行なえるシンドロームを得られる
BCH符号のデータが入力データとして与えられ
た場合、シンドローム計算回路１から得られるシ
ンドロームから、複数ビツトの誤り位置情報が得
られる。この得られた位置情報のそれぞれの誤り
に対する誤り位置データが前記のようにROMに
記憶されているので、ラツチ回路３からの出力デ
ータによるアドレス指定によつてROMから読み
出された誤り位置データが対応するアツプカウン
タにロードされ、それぞれのアツプカウンタから
のリツプルキヤリー出力が誤り訂正信号として出
力され、オアゲートを介して排他論理和回路６に
誤り訂正信号として出力されて、誤り訂正がなさ
れることになる。
誤り訂正が行なえるシンドロームを得られる
BCH符号のデータが入力データとして与えられ
た場合、シンドローム計算回路１から得られるシ
ンドロームから、複数ビツトの誤り位置情報が得
られる。この得られた位置情報のそれぞれの誤り
に対する誤り位置データが前記のようにROMに
記憶されているので、ラツチ回路３からの出力デ
ータによるアドレス指定によつてROMから読み
出された誤り位置データが対応するアツプカウン
タにロードされ、それぞれのアツプカウンタから
のリツプルキヤリー出力が誤り訂正信号として出
力され、オアゲートを介して排他論理和回路６に
誤り訂正信号として出力されて、誤り訂正がなさ
れることになる。
（発明の効果）
以上説明した如く本発明によれば、プリセツト
カウンタを用い、かつROMに誤り位置データと
プリセツトカウンタの基準値データとの差に関連
したデータを記憶させておくことにより、デコー
ド回路は必要なくなり、かつその周辺回路も無く
なつて、中規模集積回路のレベルでBCH符号の
復号回路を構成する場合、回路構成は簡単であ
り、集積回路の数を極端に減少させることができ
る。
カウンタを用い、かつROMに誤り位置データと
プリセツトカウンタの基準値データとの差に関連
したデータを記憶させておくことにより、デコー
ド回路は必要なくなり、かつその周辺回路も無く
なつて、中規模集積回路のレベルでBCH符号の
復号回路を構成する場合、回路構成は簡単であ
り、集積回路の数を極端に減少させることができ
る。
また従来複雑であつたタイミング回路も単一ク
ロツク信号で対応できるので、タイミング回路も
簡略化でき、回路の安定化を図ることもできる。
ロツク信号で対応できるので、タイミング回路も
簡略化でき、回路の安定化を図ることもできる。
第１図は本発明の一実施例の構成を示すブロツ
ク図。第２図は本発明の一実施例の作用の説明に
供するタイミング図。 １…シンドローム計算回路、２…データ遅延回
路、３…ラツチ回路、４…ROM、５…プリセツ
トアツプカウンタ、６…排他論理和回路、７…タ
イミング発生回路。
ク図。第２図は本発明の一実施例の作用の説明に
供するタイミング図。 １…シンドローム計算回路、２…データ遅延回
路、３…ラツチ回路、４…ROM、５…プリセツ
トアツプカウンタ、６…排他論理和回路、７…タ
イミング発生回路。
Claims (1)
- １ 索表によりBCH符号の誤り訂正を行なう
BCH符号の復号回路において、プリセツトカウ
ンタと、誤り位置データとプリセツトカウンタの
基準値データとの差に関連したデータを記憶させ
てあるROMとを備え、入力データからシンドロ
ーム計算をし、計算シンドロームをアドレスデー
タとして前記ROMに与え、前記ROMから読み
出されたデータをプリセツト値として前記プリセ
ツトカウンタに与え、前記プリセツトカウンタに
より前記基準値データまで計数したときの出力を
誤り訂正信号として、誤り訂正を行なうことを特
徴とするBCH符号の復号回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554986A JPS62233932A (ja) | 1986-04-03 | 1986-04-03 | Ｂｃｈ符号の復号回路 |
| DE1987104823 DE240921T1 (de) | 1986-04-03 | 1987-04-01 | Koder fuer bch-kode. |
| EP87104823A EP0240921B1 (en) | 1986-04-03 | 1987-04-01 | BCH code signal correcting system |
| DE19873750269 DE3750269T2 (de) | 1986-04-03 | 1987-04-01 | BCH-Kodesignal Korrektursystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554986A JPS62233932A (ja) | 1986-04-03 | 1986-04-03 | Ｂｃｈ符号の復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62233932A JPS62233932A (ja) | 1987-10-14 |
| JPH0426563B2 true JPH0426563B2 (ja) | 1992-05-07 |
Family
ID=13579380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7554986A Granted JPS62233932A (ja) | 1986-04-03 | 1986-04-03 | Ｂｃｈ符号の復号回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0240921B1 (ja) |
| JP (1) | JPS62233932A (ja) |
| DE (2) | DE3750269T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641334A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH01212924A (ja) * | 1988-02-19 | 1989-08-25 | Sanyo Electric Co Ltd | 誤り訂正回路 |
| US4890287A (en) * | 1988-03-09 | 1989-12-26 | Magnetic Peripherals Inc. | On-the-fly error correction |
| US5243604A (en) * | 1990-12-18 | 1993-09-07 | Seagate Technology, Inc. | On-the-fly error correction |
| US5434719A (en) * | 1994-03-18 | 1995-07-18 | Seagate Technology, Inc. | Correction of header information in a magnetic disc drive |
| US9734009B2 (en) | 2015-10-08 | 2017-08-15 | Sandisk Technologies Llc | Data encoding techniques for a device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085626A (ja) * | 1983-10-17 | 1985-05-15 | Mitsubishi Electric Corp | 復号装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3714629A (en) * | 1971-06-01 | 1973-01-30 | Ibm | Double error correcting method and system |
| US4107652A (en) * | 1975-12-27 | 1978-08-15 | Fujitsu Limited | Error correcting and controlling system |
-
1986
- 1986-04-03 JP JP7554986A patent/JPS62233932A/ja active Granted
-
1987
- 1987-04-01 EP EP87104823A patent/EP0240921B1/en not_active Expired - Lifetime
- 1987-04-01 DE DE19873750269 patent/DE3750269T2/de not_active Expired - Fee Related
- 1987-04-01 DE DE1987104823 patent/DE240921T1/de active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085626A (ja) * | 1983-10-17 | 1985-05-15 | Mitsubishi Electric Corp | 復号装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62233932A (ja) | 1987-10-14 |
| EP0240921A2 (en) | 1987-10-14 |
| EP0240921A3 (en) | 1989-04-26 |
| DE3750269D1 (de) | 1994-09-01 |
| EP0240921B1 (en) | 1994-07-27 |
| DE240921T1 (de) | 1988-02-25 |
| DE3750269T2 (de) | 1995-03-02 |
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