JPH04111538A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPH04111538A JPH04111538A JP23224990A JP23224990A JPH04111538A JP H04111538 A JPH04111538 A JP H04111538A JP 23224990 A JP23224990 A JP 23224990A JP 23224990 A JP23224990 A JP 23224990A JP H04111538 A JPH04111538 A JP H04111538A
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- JP
- Japan
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- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000010845 search algorithm Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り訂正回路に関し、特に、誤り訂正符号の復
号化を改良した誤り訂正回路に関するものである。
号化を改良した誤り訂正回路に関するものである。
第５図は従来、ＢＣＨ符号などて用いられていたチェン
サーチ回路である。図において、１はｎビットのレジス
タ、２は加算回路、３，４．５はＧＦ（２”）上の定数
乗算回路、６は誤り位置多項式の和が零であることを示
すフラグ出力であり、上記多項式の和が零となるときフ
ラグ＝１となる。
サーチ回路である。図において、１はｎビットのレジス
タ、２は加算回路、３，４．５はＧＦ（２”）上の定数
乗算回路、６は誤り位置多項式の和が零であることを示
すフラグ出力であり、上記多項式の和が零となるときフ
ラグ＝１となる。
第３図は従来の誤り訂正回路の一例である。図において
７はチェンサーチ回路、８は受信符号語のうちチェンサ
ーチ動作中、前出のフラグ＝１となった位置を計数する
位置カウンタ、９はチェンサーチアルゴリズム中でフラ
グ＝１となった回数を計数する検出誤り個数カウンタ、
ｌＯはカウンタ８，９により検出誤り位置を誤り個数に
対応して記憶させる位置レジスタ、１１は符号長−１を
データとして発生させる符号長−１回路、１２は減算器
、１３は符号の位置ｉに対応するガロア体の元を出力す
るガロア体元変換回路、１４はユークリッドアルゴリズ
ム等で得られた誤り数値多項式記憶レジスタ、１５はガ
ロア体演算器である。
７はチェンサーチ回路、８は受信符号語のうちチェンサ
ーチ動作中、前出のフラグ＝１となった位置を計数する
位置カウンタ、９はチェンサーチアルゴリズム中でフラ
グ＝１となった回数を計数する検出誤り個数カウンタ、
ｌＯはカウンタ８，９により検出誤り位置を誤り個数に
対応して記憶させる位置レジスタ、１１は符号長−１を
データとして発生させる符号長−１回路、１２は減算器
、１３は符号の位置ｉに対応するガロア体の元を出力す
るガロア体元変換回路、１４はユークリッドアルゴリズ
ム等で得られた誤り数値多項式記憶レジスタ、１５はガ
ロア体演算器である。
また１６はこれら各回路を制御するコントローラである
。 次に動作について説明する。第５図のチェンサーチ
回路においてまず始めに誤り位置多項式ｃｙ、 （Ｘ）
：（７０＋ａ、 ｘ＋ａ２ｘ’ ＋−−−＋σ＋−＋
Ｘ’−’の各項の係数をｎビットのレジスタｌに各々セ
ットする。その後各レジスタにクロックを入力し、誤り
位置多項式の和が零であることを示すフラグ６が立つ（
フラグ＝１）と、α１かσ、（Ｘ）の根となる。但しｉ
はクロックの入力数である。
。 次に動作について説明する。第５図のチェンサーチ
回路においてまず始めに誤り位置多項式ｃｙ、 （Ｘ）
：（７０＋ａ、 ｘ＋ａ２ｘ’ ＋−−−＋σ＋−＋
Ｘ’−’の各項の係数をｎビットのレジスタｌに各々セ
ットする。その後各レジスタにクロックを入力し、誤り
位置多項式の和が零であることを示すフラグ６が立つ（
フラグ＝１）と、α１かσ、（Ｘ）の根となる。但しｉ
はクロックの入力数である。
このチェンサーチ回路を用いた第３図のリード・ソロモ
ン符号復号回路の動作を第４図のフローチャートを用い
て説明する。ステップＳ１７において、すでに述べた方
法によってチェンサーチ回路を作動させる。ステップ３
１８ではフラグ＝１かどうかの判断を行っており、フラ
グ＝１ならばステップＳ１９において位置カウンタ８よ
りクロック入力数ｉが位置レジスタ１０に記憶される。
ン符号復号回路の動作を第４図のフローチャートを用い
て説明する。ステップＳ１７において、すでに述べた方
法によってチェンサーチ回路を作動させる。ステップ３
１８ではフラグ＝１かどうかの判断を行っており、フラ
グ＝１ならばステップＳ１９において位置カウンタ８よ
りクロック入力数ｉが位置レジスタ１０に記憶される。
ステップＳ２０で位置レジスタ１０のアドレスを検出誤
り個数カウンタ９によりインクリメントさせる。ステッ
プＳ２１ではチェンサーチの終了の判断を行っており、
終了していない場合はステ、。
り個数カウンタ９によりインクリメントさせる。ステッ
プＳ２１ではチェンサーチの終了の判断を行っており、
終了していない場合はステ、。
ブＳ１８へ戻る。チェンサーチ終了後、ステ・ノブＳ２
２において検出誤り個数カウンタ９て得た検出誤り個数
か誤り位置多項式σ、（Ｘ）の次数と一致するかどうか
の判断を行っており、不一致の場合はステップＳ２３で
訂正不能となる。一致の場合、位置レジスタｌＯに貯え
られている誤り位置データ（ｉ）の１つを出力し符号長
−１回路１１と減算器１２とによってｍｍ−１−１（は
符号長）を得、このｍ−１−ｉを入力として、ガロア体
元変換回路１３によりα−（ｍ−１−１１を得る。ステ
ップＳ２４では、このα−Ｉｓ−１−１１と誤り数値多
項式レジスタ１４のデータを用いて誤り数値が演算器１
５内で計算される。ステップＳ２５ては誤り訂正回路シ
ステム外部に設けられたデータバッファに対し、訂正す
べきデータアドレスを指定して誤っているデータを読み
出し、ステップＳ２４で得た誤り数値を加算して元のア
ドレスへ訂正データを書き込む。ステップＳ２６ではス
テップＳ２２で既に得られている検出誤り個数（ｎ）と
実際の訂正済個数を比較し、一致していればステップＳ
２８で訂正終了、不一致ならばステップＳ２７において
位置レジスタｌＯのアドレスをデクリメントし、ステッ
プＳ２４．Ｓ２５の訂正処理を再度行う。
２において検出誤り個数カウンタ９て得た検出誤り個数
か誤り位置多項式σ、（Ｘ）の次数と一致するかどうか
の判断を行っており、不一致の場合はステップＳ２３で
訂正不能となる。一致の場合、位置レジスタｌＯに貯え
られている誤り位置データ（ｉ）の１つを出力し符号長
−１回路１１と減算器１２とによってｍｍ−１−１（は
符号長）を得、このｍ−１−ｉを入力として、ガロア体
元変換回路１３によりα−（ｍ−１−１１を得る。ステ
ップＳ２４では、このα−Ｉｓ−１−１１と誤り数値多
項式レジスタ１４のデータを用いて誤り数値が演算器１
５内で計算される。ステップＳ２５ては誤り訂正回路シ
ステム外部に設けられたデータバッファに対し、訂正す
べきデータアドレスを指定して誤っているデータを読み
出し、ステップＳ２４で得た誤り数値を加算して元のア
ドレスへ訂正データを書き込む。ステップＳ２６ではス
テップＳ２２で既に得られている検出誤り個数（ｎ）と
実際の訂正済個数を比較し、一致していればステップＳ
２８で訂正終了、不一致ならばステップＳ２７において
位置レジスタｌＯのアドレスをデクリメントし、ステッ
プＳ２４．Ｓ２５の訂正処理を再度行う。
従来の誤り訂正回路は以上のように構成されており、チ
ェンサーチ動作が完全に終了するまでは訂正処理を行わ
ないので、無駄な待ち時間があり、その分だけ処理が遅
くなるなどの問題点があった。
ェンサーチ動作が完全に終了するまでは訂正処理を行わ
ないので、無駄な待ち時間があり、その分だけ処理が遅
くなるなどの問題点があった。
本発明は上記の問題点を解消するためになされたもので
、チェンサーチ動作中にも訂正処理を行なうことのでき
る誤り訂正回路を得ることを目的とする。
、チェンサーチ動作中にも訂正処理を行なうことのでき
る誤り訂正回路を得ることを目的とする。
本発明に係る誤り訂正回路は、誤り数値を求めるガロア
体演算器の入力段に、ガロア体の元に変換された誤り位
置データを格納するレジスタを設け、前出のガロア休演
算器の出力段に誤り数値とその誤り位置をデータとして
格納するレジスタを設けたものである。
体演算器の入力段に、ガロア体の元に変換された誤り位
置データを格納するレジスタを設け、前出のガロア休演
算器の出力段に誤り数値とその誤り位置をデータとして
格納するレジスタを設けたものである。
本発明における誤り訂正回路では、外部データバッファ
との間にガロア体の元に変換された誤り位置データを格
納するレジスタ及び誤り数値とその誤り位置をデータと
して格納するレジスタの２つの誤り訂正データレジスタ
を設けたからチェンサーチ作動中でもこの訂正データの
計算が行え、高速処理が可能となる。
との間にガロア体の元に変換された誤り位置データを格
納するレジスタ及び誤り数値とその誤り位置をデータと
して格納するレジスタの２つの誤り訂正データレジスタ
を設けたからチェンサーチ作動中でもこの訂正データの
計算が行え、高速処理が可能となる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による誤り訂正回路の構成を
示す図である。図において、７はチェンサーチ回路、８
はチェンサーチスタートと同時に入力クロック数をカウ
ントするカウンタ、９はチェンサーチ動作中、フラグ＝
１となった回数を計数する検出誤り個数カウンタ、１１
は符号長−１をデータとして発生させる符号長−１回路
、１２は減算器、１３は符号の位置ｉに対応するガロア
体の元を出力するガロア体元変換回路、１４はユ−クリ
ッドアルゴリズム等で得られた誤り数値多項式記憶レジ
スタ、１５はガロア体演算器である。
示す図である。図において、７はチェンサーチ回路、８
はチェンサーチスタートと同時に入力クロック数をカウ
ントするカウンタ、９はチェンサーチ動作中、フラグ＝
１となった回数を計数する検出誤り個数カウンタ、１１
は符号長−１をデータとして発生させる符号長−１回路
、１２は減算器、１３は符号の位置ｉに対応するガロア
体の元を出力するガロア体元変換回路、１４はユ−クリ
ッドアルゴリズム等で得られた誤り数値多項式記憶レジ
スタ、１５はガロア体演算器である。
また１６は図中の各回路を制御するコントローラ、２９
はカンウタ９によりそのアドレスを変化させ、ガロア体
元変換回路１３の出力をデータとして格納することで検
出誤り位置に対応するガロア体の元を誤り数値個数に対
応して記憶させる位置レジスタ、３０は符号語中の誤り
位置とガロア体演算器１５で計算された誤り数値を対応
させて格納する出力レジスタである。
はカンウタ９によりそのアドレスを変化させ、ガロア体
元変換回路１３の出力をデータとして格納することで検
出誤り位置に対応するガロア体の元を誤り数値個数に対
応して記憶させる位置レジスタ、３０は符号語中の誤り
位置とガロア体演算器１５で計算された誤り数値を対応
させて格納する出力レジスタである。
次に本回路の動作について第２図のフローチャートに従
って説明する。ステップ１７で、既に述べた方法で、チ
ェンサーチ回路を作動させる。ステップ３１８ではフラ
グ＝１かどうかの判断を行っており、フラグ＝１ならば
誤り位置を検出したことになり、ステップＳ３１におい
て位置レジスタ２９に検出誤り位置に対応するガロア体
の元を、また出力レジスタ３０にその符号語中の誤り位
置を格納する。このとき、位置レジスタ２９へのガロア
体元のデータ格納は、コントローラ１６によりチェンサ
ーチ回路の作動と共に入力クロック数カウンタ８をスタ
ートさせ、この出力が符号長−１回路１１の出力と共に
減算器１２に入力される。
って説明する。ステップ１７で、既に述べた方法で、チ
ェンサーチ回路を作動させる。ステップ３１８ではフラ
グ＝１かどうかの判断を行っており、フラグ＝１ならば
誤り位置を検出したことになり、ステップＳ３１におい
て位置レジスタ２９に検出誤り位置に対応するガロア体
の元を、また出力レジスタ３０にその符号語中の誤り位
置を格納する。このとき、位置レジスタ２９へのガロア
体元のデータ格納は、コントローラ１６によりチェンサ
ーチ回路の作動と共に入力クロック数カウンタ８をスタ
ートさせ、この出力が符号長−１回路１１の出力と共に
減算器１２に入力される。
この出力は常にｍｍ−１−１（は符号語長、ｉは入力パ
ルス数）となる。またガロア体元変換回路１３てはα−
Ｉｎ−１−１１が出力され、これが位置レジスタ２９ヘ
オーバーライトされる様になっている。
ルス数）となる。またガロア体元変換回路１３てはα−
Ｉｎ−１−１１が出力され、これが位置レジスタ２９ヘ
オーバーライトされる様になっている。
出力レジスタ３０にも同様に入力クロック数カウンタ８
の出力がデータとしてオーバーライドされる。次にステ
ップＳ３２において上記レジスタ２９．３０のアドレス
をインクリメントするのはフラグ＝１が立ったときにそ
の回数を計数しているカウンタ９の作用によって行う。
の出力がデータとしてオーバーライドされる。次にステ
ップＳ３２において上記レジスタ２９．３０のアドレス
をインクリメントするのはフラグ＝１が立ったときにそ
の回数を計数しているカウンタ９の作用によって行う。
ステップＳ２４では位置レジスタ２９に格納されたガロ
ア体の元データと、レジスタ１４の誤り数値多項式を用
いて演算器１５内で誤り数値計算が実行される。求めら
れた誤り数値はステップＳ３３において、符号語中の誤
り位置に対応して格納される。つまり、誤り数値と符号
語中の誤り位置は一組となって出力レジスタ３０へ格納
される。
ア体の元データと、レジスタ１４の誤り数値多項式を用
いて演算器１５内で誤り数値計算が実行される。求めら
れた誤り数値はステップＳ３３において、符号語中の誤
り位置に対応して格納される。つまり、誤り数値と符号
語中の誤り位置は一組となって出力レジスタ３０へ格納
される。
ステップＳ３４では位置レジスタ２９に書き込まれたデ
ータの個数と出力レジスタ３０に書き込まれた誤り数値
の個数を比較しており、不一致ならばステップＳ３５に
よりレジスタ２９．３０のアドレスをインクリメントし
て次の誤り数値を求める。ステップＳ３４における比較
が真（一致）ならばステップＳ２１によってチェンサー
チの終了を確認する。ステップＳ２２では誤訂正を防止
するために、チェンサーチで得られた検出誤り個数唾）
（カウンタ９出力）と誤り位置多項式σ、（Ｘ）の次数
を比較する。不一致の場合、ステップＳ２３により訂正
不能とみなす。一致の場合、ステップＳ３６により出力
レジスタ３０に貯えられている符号語中の誤り位置に対
応する外部データバッファのアドレスに格納されている
誤りデータと、出力レジスタ３０に同じく格納されてい
る誤り数値データを加算して、元の外部データバッファ
アドレスをアクセスし、訂正データをオーバーライドす
る。
ータの個数と出力レジスタ３０に書き込まれた誤り数値
の個数を比較しており、不一致ならばステップＳ３５に
よりレジスタ２９．３０のアドレスをインクリメントし
て次の誤り数値を求める。ステップＳ３４における比較
が真（一致）ならばステップＳ２１によってチェンサー
チの終了を確認する。ステップＳ２２では誤訂正を防止
するために、チェンサーチで得られた検出誤り個数唾）
（カウンタ９出力）と誤り位置多項式σ、（Ｘ）の次数
を比較する。不一致の場合、ステップＳ２３により訂正
不能とみなす。一致の場合、ステップＳ３６により出力
レジスタ３０に貯えられている符号語中の誤り位置に対
応する外部データバッファのアドレスに格納されている
誤りデータと、出力レジスタ３０に同じく格納されてい
る誤り数値データを加算して、元の外部データバッファ
アドレスをアクセスし、訂正データをオーバーライドす
る。
このように本実施例では、ガロア体演算器の入力段に誤
り位置に対応したガロア体の元データレジスタを設け、
ガロア体演算器出力段に誤り数値と誤り位置の出力レジ
スタを設けた構成どしたので、チェンサーチ作動中でも
これらの訂正データを使って訂正処理を実行することで
きる。
り位置に対応したガロア体の元データレジスタを設け、
ガロア体演算器出力段に誤り数値と誤り位置の出力レジ
スタを設けた構成どしたので、チェンサーチ作動中でも
これらの訂正データを使って訂正処理を実行することで
きる。
なお上記実施例では、入力クロック数カウンタ８の出力
を常に減算器１２へ入力する様な構成となっているが、
フラグが立ったときのみ出力を行う様にゲートを追加し
ても良く、この場合、レジスタ２９へのオーバーライド
の必要はなくなり、上記実施例と同様の効果を奏する。
を常に減算器１２へ入力する様な構成となっているが、
フラグが立ったときのみ出力を行う様にゲートを追加し
ても良く、この場合、レジスタ２９へのオーバーライド
の必要はなくなり、上記実施例と同様の効果を奏する。
以上の様に、本発明による誤り訂正回路では誤り数値を
求めるガロア体演算器の入力段に誤り位置に対応したガ
ロア体の元データレジスタを設け、ガロア体演算器出力
段に誤り数値と誤り位置の出力レジスタを設けた構成と
したので、チェンサーチ作動中でもこれらの訂正データ
を使って訂正処理を実行することが可能であり、誤り訂
正処理が高速に行えるという効果がある。
求めるガロア体演算器の入力段に誤り位置に対応したガ
ロア体の元データレジスタを設け、ガロア体演算器出力
段に誤り数値と誤り位置の出力レジスタを設けた構成と
したので、チェンサーチ作動中でもこれらの訂正データ
を使って訂正処理を実行することが可能であり、誤り訂
正処理が高速に行えるという効果がある。
第１図は本発明の一実施例による誤り訂正回路を示す構
成図、第２図は本発明の一実施例における誤り訂正シー
ケンスを示す図、第３図は従来の誤り訂正回路を示す構
成図、第４図は従来の誤り訂正回路の誤り訂正シーケン
スを示す図、第５図はチェンサーチ回路を示す回路図で
ある。 図において、７はチェンサーチ回路、８は入力クロック
数カウンタ、９は検出誤り個数カウンタ、１１は符号長
−１回路、１２は減算器、１３はガロア体元変換回路、
１４は誤り数値多項式記憶レジスタ、１５はガロア体演
算器、１６はコントローラ、２９は位置レジスタ、３０
は出力レジスタである。 なお、図中、同一符号は同−又は相当部分を示す。
成図、第２図は本発明の一実施例における誤り訂正シー
ケンスを示す図、第３図は従来の誤り訂正回路を示す構
成図、第４図は従来の誤り訂正回路の誤り訂正シーケン
スを示す図、第５図はチェンサーチ回路を示す回路図で
ある。 図において、７はチェンサーチ回路、８は入力クロック
数カウンタ、９は検出誤り個数カウンタ、１１は符号長
−１回路、１２は減算器、１３はガロア体元変換回路、
１４は誤り数値多項式記憶レジスタ、１５はガロア体演
算器、１６はコントローラ、２９は位置レジスタ、３０
は出力レジスタである。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ガロアフィールド（ＧＦ）（２＾ｎ）上でリード
・ソロモン符号を用いて誤りを訂正する誤り訂正回路に
おいて、 誤り数値を求めるためのガロア体演算器の入力段に設け
られた、ガロア体の元に変換された誤り位置データを格
納する第１のレジスタと、 上記ガロア体演算器の出力段に設けられた、誤り数値と
その誤り位置をデータとして格納する第２のレジスタと
を備えたことを特徴とする誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23224990A JPH04111538A (ja) | 1990-08-30 | 1990-08-30 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23224990A JPH04111538A (ja) | 1990-08-30 | 1990-08-30 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111538A true JPH04111538A (ja) | 1992-04-13 |
Family
ID=16936314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23224990A Pending JPH04111538A (ja) | 1990-08-30 | 1990-08-30 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314978A (ja) * | 1993-04-28 | 1994-11-08 | Nec Corp | チェン・サーチ回路 |
-
1990
- 1990-08-30 JP JP23224990A patent/JPH04111538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314978A (ja) * | 1993-04-28 | 1994-11-08 | Nec Corp | チェン・サーチ回路 |
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