JP2855988B2 - 誤り訂正復号装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はリード・ソロモン符号
を用いた場合の誤り訂正復号装置に関し、特にその誤り
数値計算回路と誤り位置計算回路に関するものである。

【０００２】

【従来の技術】図５は一般に用いられる誤り訂正復号装
置の構成を示すブロック図で、図において５１は入力端
子、５２はバッファメモリ、５３はシンドローム計算回
路、５４は位置多項式・数値多項式計算回路、５５はチ
ェンサーチ回路、５６は誤り数値計算回路、５７は誤り
訂正回路、５８は出力端子である。入力端子５１からは
受信信号Ｙ₀ ，Ｙ₁ ，・・・Ｙ_n-1 が入力され、シンド
ローム計算回路５３は受信信号からシンドロームを計算
する。シンドロームは位置多項式・数値多項式計算回路
５４に供給され、誤り位置多項式と誤り数値多項式の係
数が計算される。チェンサーチ回路５５では誤り位置多
項式の根を求めて誤り位置を導出する。誤り数値計算回
路５６は、誤り位置多項式と誤り数値多項式の係数から
誤り位置における誤りの大きさを求める。誤り訂正回路
５７はバッファメモリ５２から受信信号を受け取り、チ
ェンサーチ回路５５の決定した誤り位置に発生した誤り
数値計算回路５６で計算された大きさを有する誤りを訂
正し、復号結果を出力端子５８から出力する。

【０００３】図４は従来の誤り数値計算回路５６の一例
を示すブロック図である。以下ではｔシンボル誤り訂正
のリード・ソロモン符号で生成多項式が、

【０００４】

【数３】

【０００５】の符号について説明する。なお、ｔに対し
ｓ（後節で使用される）を、ｓ＝［（ｔ＋１）／２］と
する。但し［ ］はガウス記号で、実数（ｔ＋１）／２
の整数部分がｓであることを意味する。図４において、
１０１−１〜１０１−ｔは第１の入力端子、１０２−１
〜１０２−ｓは第２の入力端子、１０３は第３の入力端
子、１０４−１〜１０４−ｔは第１の記憶手段、１０５
−１〜１０５−ｓは第２の記憶手段、１０６は第３の記
憶手段、１０７−１〜１０７−ｔは第１の乗算手段、１
０８−１〜１０８ｓは第２の乗算手段、１０９は第３の
乗算手段、１１０は第１の加算手段、１１１は第２の加
算手段、１１２は誤り数値を計算する演算手段であり、
１１３は出力端子である。

【０００６】位置多項式・数値多項式計算回路５４にお
いて、ユークリッドアルゴリズムまたはバーレカンプア
ルゴリズムによって計算された、ｔシンボルの誤り数値
多項式の係数を次数の低いものから順にそれぞれ第１の
入力端子１０１−１〜１０１−ｔから入力し、それぞれ
第１の記憶手段１０４−１〜１０４−ｔに記憶させる。
また、（ｔ＋１）シンボルの誤り位置多項式の係数のう
ちの奇数次の係数を次数の低いものから順にそれぞれ第
２の入力端子１０２−１〜１０２−ｓから入力し、第２
の記憶手段１０５−１〜１０５ｓに記憶させる。またガ
ロア体上の定数α^1-m を第３の入力端子１０３から入力
し、第３の記憶手段１０６に記憶させる。

【０００７】第１の乗算手段１０７−１〜１０７−ｔ
は、それぞれガロア体上の定数α⁰ ，α^-1，α^-2，・・
α^-(t-1)を乗算する乗算回路であり、第２の乗算手段１
０８−１〜１０８−ｓはそれぞれガロア体上の定数α
⁰ ，α^-2，α^-4，・・α^-(s-2)を乗算する乗算回路であ
り、第３の乗算手段１０６はガロア体上の定数αを乗算
する乗算回路である。第１，第２，第３の記憶手段の内
容は、クロックごとにそれぞれ第１，第２，第３の乗算
手段によって乗算され、その乗算結果はもとの記憶手段
に記憶されるので、これら記憶手段の内容はクロックご
とに変化する。第１の記憶手段１０４−１〜１０４−ｔ
に記憶されている内容は、第１の加算手段１１０によっ
て加算され、ガロア体上の演算手段１１２に入力され
る。第２の記憶手段１０５−１〜１０５−ｓに記憶され
ている内容は、第２の加算手段１１１により加算されて
演算手段１１２に入力される。第３の記憶手段１０６に
記憶されている内容はそのまま演算手段１１２に入力さ
れる。

【０００８】演算手段１１２では、第１の加算手段１１
０の出力と第３の記憶手段１０６の出力に対してガロア
体上の乗算操作が行われ、その乗算操作の結果により第
２の加算手段１１１の出力を除算し、除算した結果を出
力端子１１３に出力する。

【０００９】

【発明が解決しようとする課題】従来の誤り訂正復号装
置における誤り数値計算回路は以上のように構成されて
おり、第１の乗算手段の掛け合わせる定数はα⁰ ，
α^-1，α^-2，・・・と固定されて、第２の乗算手段の掛
け合わせる定数はα⁰ ，α^-2，α^-4，・・・と固定され
ており、ガロア体上の乗算を構成する回路がなるべく簡
単になるように掛け合わせる定数を選択することはでき
なかった。従ってガロア体上の定数乗算手段を構成する
２入力１出力の排他的論理和回路の構成段数が大きくな
り、動作に遅れが出るため高速のクロックでは動作しな
くなる。また、演算手段１１２においてガロア体上の乗
算操作と除算操作の２回の演算操作を行うために回路規
模が大きくなり、復号遅延が大きくなる。さらに、ユー
クリッドアルゴリズムによる演算では、被除多項式をＡ
（ｘ）、除多項式をＢ（ｘ）とするとき、Ａ（ｘ）÷Ｂ
（ｘ）＝Ｑ₀ （ｘ）剰余Ｒ₀ （ｘ）・・・（１）の演算
を行い、Ｒ₀ （ｘ）＝０なら誤りなしと判定し、Ｒ₀
（ｘ）が０でなければ、剰余と除数とを交換してＢ
（ｘ）÷Ｒ₀ （ｘ）＝Ｑ₁ 剰余Ｒ₁ （ｘ）・・・（２）
の演算を行い、このような演算を繰り返し、いわゆるユ
ークリッド互除演算を行うのであるが、従来はこの演算
をソフトウェアで行うため、処理時間が長くなる等の問
題点があった。

【００１０】この発明は、かかる問題点を解決するため
になされたものであり、誤り数値計算回路における乗算
手段の回路規模を小さくでき、また排他的論理和回路の
構成段数を小さくでき、さらにユークリッドアルゴリズ
ムによる演算速度を向上させることにより、高速動作を
可能にし、チェンサーチ操作を行う手段を共用すること
で、乗算操作行う回数を減少させた誤り訂正復号装置を
提供することを目的としている。

【００１１】

【課題を解決するための手段】この発明に係わる誤り訂
正復号装置は、誤り数値多項式の係数を初期値として記
憶する第１の記憶手段と、この第１の記憶手段に記憶さ
れている内容に対し上記誤り数値多項式の次数の低い順
にガロア体上の定数α^j ，α^j-1 ，α^j-2 ，α^j-3 ，・
・・を掛け合わせる第１の乗算手段と、この第１の乗算
手段を構成する２入力１出力の排他的論理和回路の個数
が最小になるようにｊの値を予め決定する手段と、上記
第１の乗算手段の乗算結果を上記第１の記憶手段に記憶
させる手段とを備えた。

【００１２】また、誤り位置多項式の奇数次の係数を初
期値として記憶する第２の記憶手段と、この第２の記憶
手段に記憶されている内容に対し上記誤り位置多項式の
奇数次の次数の低い順にガロア体上の定数αⁱ ，α
^i-2 ，α^i-4 ，α^i-6 ，・・・を掛け合わせる第２の乗
算手段と、この第２の乗算手段を構成する２入力１出力
の排他的論理和回路の個数が最小になるようにｉの値を
予め決定する手段と、上記第２の乗算手段の乗算結果を
上記第２の記憶手段に記憶させる手段とを備えた。

【００１３】また、生成多項式が一定の式で表される場
合、誤り数値多項式の係数を初期値として記憶する第１
の記憶手段と、誤り位置多項式の奇数次の係数を初期値
として記憶する第２の記憶手段と、上記第１の記憶手段
に記憶されている内容に対し上記誤り数値多項式の次数
の低い順にガロア体上の定数α^j ，α^j-1 ，α^j-2 ，α
^j-3 ，・・・を掛け合わせる第１の乗算手段と、この第
１の乗算手段の乗算結果を上記第１の記憶手段に記憶さ
せる手段と、ｋ＝ｊ＋ｍ−１によりｋを算出する手段
と、上記第２の記憶手段に記憶されている内容に対し上
記誤り位置多項式の奇数次の次数の低い順にガロア体上
の定数α^k ，α^k-2 ，α^k-4 ，α^k-6 ，・・・を掛け合
わせる第２の乗算手段と、この第２の乗算手段の乗算結
果を上記第２の記憶手段に記憶させる手段とを備えた。

【００１４】また、生成多項式が一定の式で表される場
合、誤り数値多項式の係数を初期値として記憶する第１
の記憶手段と、誤り位置多項式の奇数次の係数を初期値
として記憶する第２の記憶手段と、上記第２の記憶手段
に記憶されている内容に対し上記誤り位置多項式の奇数
次の次数の低い順にガロア体上の定数αⁱ ，α^i-2 ，α
^i-4 ，α^i-6 ，・・・を掛け合わせる第２の乗算手段
と、この第２の乗算手段の乗算結果を上記第２の記憶手
段に記憶させる手段と、ｋ＝ｉ＋ｍ−１によりｋを算出
する手段と、上記第１の記憶手段に記憶されている内容
に対し上記誤り数値多項式の次数の低い順にガロア体上
の定数α^k ，α^k-1 ，α^k-2 ，α^k-3 ，・・・を掛け合
わせる第１の乗算手段と、この第１の乗算手段の乗算結
果を上記第１の記憶手段に記憶させる手段とを備えた。

【００１５】また、第２の記憶手段と第２の乗算手段と
をチェンサーチ回路の記憶手段及び乗算手段に共用する
こととした。

【００１６】またこの発明ではユークリッド互除の演算
に適する演算装置を提供する。この演算装置は、多項式
の除算を行う際に除多項式と被除多項式の次数差をカウ
ントする次数差カウンタを備え、次数差カウンタの値に
よって記憶手段に入力する値を替えることにより、除多
項式の係数を記憶する記憶手段と被除多項式の係数を記
憶する記憶手段の出力を交換せず、常に一定とすること
とした。

【００１７】また、ユークリッドアルゴリズム演算手段
におけるガロア体上の乗算と加算とを行う積和演算手段
と同じ構成のガロア体上の積和演算手段を誤り位置演算
手段に備えることとした。

【００１８】さらに、消失位置のガロア体上の元を記憶
するための記憶手段を備え、消失位置多項式および修正
シンドローム多項式の計算ができるユークリッドアルゴ
リズム演算手段および誤り位置多項式計算手段を備える
こととした。

【００１９】

【作用】この発明においては、第１の乗算手段において
掛け合わせる定数を、α⁰ ，α^-1，α^-2，・・・，α
^-t+1から、α^j ，α^j-1 ，α^j-2 ，・・・，α^j-t+1 に
変更し、第１の乗算手段における回路規模が最も小さく
なるようにｊの値を選定する。この場合、第２の乗算手
段に於いて掛け合わせる定数にもすべてα^j を乗じてお
けば、演算手段における除算により同一結果が得られ、
回路規模を小さくでき、しかも乗算手段の回路段数を小
さくし高速動作が行えるようにする。

【００２０】また、第２の乗算手段において掛け合わせ
る定数を、αⁱ ，α^i-2 ，α^i-4 ，・・・，α^i-2s+2に
変更し、第２の乗算手段における回路規模が最も小さく
なるようにｉの値を選定することにより、回路規模を小
さくし、復号遅延も小さくする。

【００２１】また、第１の乗算手段において掛け合わせ
る定数と第２の乗算手段において掛け合わせる定数とを
適当に選定することによって、演算手段における乗算操
作を不用にする。

【００２２】また、第２の記憶手段と第２の乗算手段と
をチェンサーチ回路の記憶手段及び乗算手段に共用させ
ることで、回路規模を小さくした。

【００２３】また、この発明におけるユークリッド互除
の演算装置は、多項式の除算を行う際に除多項式と被除
多項式の次数差をカウンタに記憶させ、そのカウンタ値
が０のとき以外は被除多項式の係数を記憶している記憶
手段を除算の剰余多項式の係数で書き替える操作を行
い、カウンタ値が０の場合は除多項式の係数を記憶して
いる記憶手段を剰余多項式の係数で書き替える操作を行
うことにより、常に、誤り数値多項式の係数を記憶する
記憶手段を一定にする。

【００２４】また、誤り位置多項式演算手段において、
ユークリッドアルゴリズム演算手段における積和演算手
段と同じ構成の積和演算手段を備えることにより、ユー
クリッドアルゴリズム演算手段と誤り位置多項式演算手
段を同時に動作させて、誤り位置多項式と誤り数値多項
式を同時に計算することができ、高速な誤り訂正復号が
可能となる。

【００２５】さらに、消失位置をガロア体上の元として
記憶する記憶手段の内容をユークリッドアルゴリズム演
算手段に入力することにより修正シンドロームが計算で
きるようにし、また、消失位置を記憶する記憶手段の内
容を誤り位置多項式計算手段に入力することにより、消
失位置多項式が計算できるようにしたため、通常の誤り
位置多項式と誤り数値多項式を求める操作を行うこと
で、誤りと消失の双方の訂正が可能となる。

【００２６】

【実施例】実施例１．以下、この発明の実施例を図面に
ついて説明する。図１はこの発明の実施例１を示すブロ
ック図であって、図において、１−１〜１−ｔは第１の
入力端子、２−１〜２−ｓは第２の入力端子、３は第３
の入力端子、４−１〜４−ｔは第１の記憶手段、５−１
〜５−ｓは第２の記憶手段、６は第３の記憶手段、７−
１〜７−ｔは第１の乗算手段、８−１〜８−ｓは第２の
乗算手段、９は第３の乗算手段、１０は第１の加算手
段、１１は第２の加算手段、１２は演算手段、１３は出
力端子である。図１の各部分で図４の各部分と同一名称
の部分は同一構成であり、同様に動作するので重複した
説明は省略する。図１と図４の異なるところは、第１の
乗算手段７−１〜７−ｔと第２の乗算手段８−１〜８−
ｓにおいて掛け合わせる定数がそれぞれ、α^j ，α
^j-1 ，α^j-2 ，・・・，α^j-t+1 、ならびに、α^j ，α
^j-2 ，α^j-4 ，・・・，α^j-2s+2に変更されている点だ
けである。ｊの値は、第１の乗算手段を構成する排他的
論理和回路が最小になるように決定する。この決定は試
行錯誤によっても容易に実行することができる。例え
ば、

【００２７】

【数４】

【００２８】において、ｔ＝８，ｍ＝０のとき原始多項
式ｐ（ｘ）は、ｐ（ｘ）＝ｘ⁸ ＋ｘ⁴ ＋ｘ³ ＋ｘ² ＋１
となり、αを原始多項式の根とすると、図４の構成の場
合第１の乗算手段１０７−１〜１０７ｔを構成する２入
力１出力の排他的論理和回路の総数は８９個であり、第
２の乗算手段１０８−１〜１０８−ｓを構成する２入力
１出力の排他的論理和回路の総数は３８個であるが、図
１においてｊ＝４とすると、第１の乗算手段７−１〜７
−ｔを構成する排他的論理和回路の総数は４９個とな
り、第２の乗算回路８−１〜８−ｓを構成する排他的論
理和回路の総数は２４個となる。また、第１の加算手段
１０の出力は第１の加算手段１１０の出力に（α^j ）^q
（ｑは乗算の繰り返し回数）を乗じたものであり、第２
の加算手段１１の出力は第２の加算手段１１１の出力に
（α^j ）^q を乗じたものであるから、演算手段１２にお
ける除算結果は同一となる。

【００２９】実施例２．第２の乗算手段８−１〜８−ｓ
を構成する排他的論理和回路の総数が最も小さくなるよ
うに、掛け合わせるガロア体上の定数、αⁱ ，α^i-2 ，
α^i-4 ，・・・α^i-2s+2におけるｉの値を定めてもよ
い。この場合第１の乗算手段７−１〜７−ｔで掛け合わ
せる定数は、αⁱ ，α^i-1 ，α^i-2 ，・・・α^i-t+1 で
ある。

【００３０】実施例３．図２は、この発明の実施例３を
示すブロック図で、図１と同一符号は同一又は相当部分
を示し、１４−１〜１４−ｓは第２の乗算手段、１５は
ガロア体上の除算手段である。第２の乗算手段１４−１
〜１４−ｓにおいて掛け合わせる定数をα^k ，α^k-2 ，
α^k-4 ，・・・α^k-2s+2とし、ｊとｋとの間にｋ＝ｊ＋
ｍ−１の関係を保たせれば、図１における第３の記憶回
路６の内容による乗算を省略してよいことが証明でき
る。

【００３１】実施例４．図２に示す発明では、第１の乗
算手段を構成する排他的論理和回路の個数を少なくする
ように、先ずｊの値を定め、ｋ＝ｊ＋ｍ−１によりｋを
定めたが、逆に第２の乗算手段を構成する排他的論理和
回路の個数を少なくするように、先ずｉを定め、ｋ＝ｉ
＋ｍ−１からｋを定め、α^k ，α^k-1 ，α^k-2 ，・・・
α^k-t+1 を第１の乗算手段において掛け合わせる定数と
してもよい。

【００３２】実施例５．図３は、この発明の実施例５を
示すブロック図で、図において図２と同一符号は同一ま
たは相当部分を示し、１６−１〜１６−ｒは第４の入力
端子、１７−１〜１７−ｒは第４の記憶手段、１８−１
〜１８−ｒは第４の乗算手段、１９は第３の加算手段、
２０は第４の加算手段、２１は出力端子である。ここに
ｒは［（ｔ＋２）／２］を示す。

【００３３】（ｔ＋１）シンボルの誤り位置多項式の係
数のうちの偶数次の係数ｒシンボルを、次数の低いもの
から順にそれぞれ第４の入力端子１６−１〜１６−ｒか
ら入力し、第４の記憶手段１７−１〜１７−ｒに記憶さ
せる。第４の記憶手段１７−１〜１７−ｒに記憶された
内容は，クロックに同期させて第４の乗算手段１８−１
〜１８−ｒによってそれぞれα^k+1 ，α^k-1 ，α^k-3 ，
・・・α^k-2r+3を掛け合わせ、第４の乗算手段１８−１
〜１８−ｒの出力を、それぞれ第４の記憶手段１７−１
〜１７−ｒに記憶させる。第４の記憶手段１７−１〜１
７−ｒに記憶されている内容は、第３の加算手段１９に
よって加算され、第３の加算手段１９の出力は第２の加
算手段１１の出力と第４の加算手段２０で加算される。
すなわち、図３の回路の第２の記憶手段５と、第２の乗
算手段１４とは、誤り数値計算回路５６とチェンサーチ
回路５５とで共用される。

【００３４】チェンサーチ操作の理論によれば、出力端
子２１の出力が０になることは誤りが検出されたことを
意味し、そのときの出力端子１３の出力が誤り数値を表
す。

【００３５】実施例６．ユークリッドアルゴリズム演算
に適するハードウェアを示す先行技術としては、特開平
３−１７２０２７号公報「誤り訂正処理装置」に開示さ
れたユークリッドアルゴリズム演算装置がある。図６
は、この先行技術を示すブロック図であり、図におい
て、６０１−１〜６０１−ｎおよび６０２−１〜６０２
−（ｎ＋１）は、剰余多項式（被除多項式でもある）お
よび除多項式の係数を記憶するための記憶手段、６０３
はガロア体上の乗算手段、６０４はガロア体上の除算手
段、６０５はガロア体上の加算手段、６０６，６０７は
記憶手段６０１−１〜６０１−ｎの内容と記憶手段６０
２−１〜６０２−（ｎ＋１）の内容とを入れ替えて出力
するセレクタ回路からなる交換手段、６０８，６０９は
交換手段６０６，６０７に指令を出し、記憶手段の出力
の選択を行い、しかもユークリッドアルゴリズムの終了
判定を行うための剰余次数の管理を行うカウンタ回路か
らなる演算指令手段、信号線６１０，６１１はそれぞれ
記憶手段６０１−１〜６０１−ｎおよび記憶手段６０２
−１〜６０２−（ｎ＋１）のシフト動作をさせるときの
タイミングクロック信号線である。

【００３６】次に、図６に示す装置の動作について説明
する。以下では、シンドロームがＳ_i （ｉ＝０，１，・
・・，１５）であり、設計距離が１７の、リード・ソロ
モン符号の復号操作について説明する。ここで、剰余多
項式の次数を記憶するカウンタ６０８の内容が７以下に
なったとき動作を途中で打ち切り、ユークリッドアルゴ
リズム演算操作を終了させる。まず、被除多項式の係数
を最高次の係数が記憶手段６０１−ｎに記憶されるよう
に、次数の順に記憶手段６０１−１〜６０１−ｎにセッ
トする。また、除多項式の係数を最高次の係数Ｓ₁₅が記
憶手段６０２−（ｎ＋１）に記憶されるように、次数の
順に記憶手段６０２−１〜６０２−（ｎ＋１）にセット
する。また、カウンタ６０８には除多項式の次数１５を
セットし、カウンタ６０９には０をセットする。

【００３７】記憶手段６０２−（ｎ＋１）に記憶されて
いる内容が０の場合には、記憶手段６０２−（ｎ＋１）
の内容が０でなくなるまで、記憶手段６０２−１〜６０
２−（ｎ＋１）に記憶されている内容を右シフトさせ、
カウンタ６０８の内容をカウントダウンさせ、カウンタ
６０９の内容をカウントアップさせる操作を繰り返す。

【００３８】記憶手段６０２−（ｎ＋１）に記憶されて
いる内容が０でない場合には、セレクタ６０６では被除
多項式の係数を記憶している記憶手段の内容を選択し、
セレクタ６０７では除多項式の係数を記憶している記憶
手段の内容を選択する。そして、被除多項式の係数が記
憶手段６０１−１〜６０１−ｎに記憶されているときは
信号線６１０に、記憶手段６０２−１〜６０２−（ｎ＋
１）に記憶されているときは信号線６１１に、クロック
信号（カウンタ６０９の値＋２）を与える。そして、カ
ウンタ６０８の値を１減少させ、カウンタ６０９の値を
０とする。その結果、被除多項式の係数が記憶されてい
た記憶手段には、剰余多項式の係数が記憶されることに
なる。

【００３９】次回の除算操作を行うときは、前回の除算
操作における除多項式が被除多項式となり、剰余多項式
が除多項式となり、上記と同じ演算動作を行うようにす
る。そして、ユークリッドアルゴリズム演算操作終了時
点における剰余多項式が、誤り数値多項式となる。

【００４０】然しながら図６に示す誤り訂正復号装置で
は、従来のソフトウェアによる場合に比べ処理時間を短
縮できるが、誤り数値多項式の係数が記憶されている記
憶手段が多項式の割り算を行った回数によって、記憶手
段６０１−１〜６０１−ｎまたは記憶手段６０２−１〜
６０２−（ｎ＋１）の何れであるかが不定なため、多項
式の割り算を行った回数によって、セレクタを切り替え
てチェンサーチを行うための記憶手段に読み出してチェ
ンサーチ操作を行わなければならない。そのため、多項
式の割り算を行った回数によってセレクタを制御する装
置が必要になる。また、図６の誤り訂正復号装置は消失
誤りを訂正する機能がなかったため、消失訂正が行え
ず、誤り訂正能力が上がらない。

【００４１】この実施例６以下に記載する発明は、常に
除多項式と被除多項式の記憶手段を一定にし、チェンサ
ーチを行う際に、常に一方の記憶手段から値を読み出せ
る誤り訂正復号装置を得ることを目的とし、また、消失
位置を記憶するための記憶手段をもち、ユークリッドア
ルゴリズム演算手段および誤り位置多項式計算手段に消
失位置の記憶手段の内容を入力することにより、誤りと
消失の双方の訂正を可能とする誤り訂正復号装置に関す
る。

【００４２】以下、この発明のユークリッド互除装置の
一実施例を図面について説明する。以下では、設計距離
がｄのリード・ソロモン符号の誤り訂正復号装置につい
て述べる。図７において、６１−１〜６１−（ｄ−１）
は除多項式の係数を記憶するための記憶手段であり、こ
れを仮に第１の記憶手段と言い、被除多項式の次数の高
い順に、係数を記憶手段６１−（ｄ−１），６１−（ｄ
−２），・・・，６１−１の順に記憶させる。また、６
２−１〜６２−（ｄ−１）は除多項式の係数を記憶する
ための記憶手段であり、これを仮に第２の記憶手段と言
い、除多項式の次数の高い順に、係数を記憶手段６２−
（ｄ−１），６２−（ｄ−２），・・・，６２−１の順
に記憶させる。

【００４３】６３はＡＮＤゲートとＥＸＯＲゲートとか
ら構成されるガロア体上の乗算手段、６４はＲＯＭとＡ
ＮＤゲートおよびＥＸＯＲゲートとから構成されるガロ
ア体上の除算手段、６５はＥＸＯＲゲートにより構成さ
れるガロア体上の加算手段、６６，６７は制御信号によ
って記憶手段６１−１〜６１−（ｄ−１）および６２−
１〜６２−（ｄ−１）における入力を切り替えるセレク
タ回路であり、セレクタ回路の切り替えは演算手順の切
り替えと同時に行われる。ここでセレクタ回路６６を仮
に第１のセレクタ回路、セレクタ回路６７を仮に第２の
セレクタ回路と言う。６８は剰余多項式の次数を記憶
し、ユークリッドアルゴリズム動作の終了判定を行う剰
余次数カウンタ、６９は除多項式と被除多項式の次数の
差をカウントするための次数差カウンタ、７０は判定手
段で、記憶手段６２−（ｄ−１）の値が０であるかどう
かを判定し、セレクタ６６，６７の制御およびカウンタ
６８，６９の動作を制御するための信号を生成する。ま
た、点線で囲まれた７１はユークリッドアルゴリズムに
おける演算操作を行うユークリッドアルゴリズム演算部
である。

【００４４】図８は、図７におけるユークリッドアルゴ
リズム７１を構成する第１の積和演算セルを示すブロッ
ク図であり、図において、入出力信号Ａ_i ，Ｂ_i ，Ａ
_i+1 ，Ｂ_i+1 は、別の積和演算セルと接続されており、
入力信号線Ｒからは除算手段６４で計算された値が入力
される。すなわち、ユークリッドアルゴリズム演算部７
１は、第１の積和演算セルを縦続した縦続積和演算手段
と除算手段４とで構成される。

【００４５】次に動作について説明する。以下では、設
計距離がｄ＝１７で８シンボル誤り訂正を行うリード・
ソロモン符号について説明する。その際、図７に示す記
憶手段６１−１〜６１−（ｄ−１），６２−１〜６２−
（ｄ−１）はそれぞれ１６段の構成になっている。ま
ず、初期設定を行う。記憶手段６１−１〜６１−（ｄ−
２）については０を入力し、記憶手段６１−（ｄ−１）
には１を入力する。一方、受信語により生成されたシン
ドロームＳ_i （ｉ＝０，１，・・・，１５）を、Ｓ₀ ，
Ｓ₁ ，・・・の順に記憶手段６２−１，６２−２，・・
・，６２−（ｄ−１）に入力する。この入力に際して
は、図８に示すセレクタ回路６６の出力を阻止し、記憶
手段６２−ｉの内容がセレクタ回路６７、加算手段６５
を経て次段の入力となるＢｉ＋１に出力されるように制
御し、Ｂ₁ からＳ₁₅，Ｓ₁₄，・・・Ｓ₁ ，Ｓ₀ の順に入
力して行く。また、図７に示す剰余次数カウンタ６８に
はｄ−２＝１５をセットし、次数差カウンタ６９には１
をセットする。

【００４６】次に、除算手段６４において、記憶手段６
１−（ｄ−１）に記憶している内容から記憶手段６２−
（ｄ−１）に記憶している内容に対してガロア体上の除
算を行い、その値を一時、保持させる。また、判定手段
７０によって記憶手段６２−（ｄ−１）の内容が０であ
るかどうかを判定する。

【００４７】記憶手段６２−（ｄ−１）の内容が０の場
合は、判定手段７０によって、剰余次数カウンタ６８の
内容を１減少させ、次数差カウンタ６９の内容を１増加
させる指示信号が出力される。また、判定手段７０によ
りセレクタ６７の選択信号が出力され、セレクタ６７で
は記憶手段６２−１〜６２−（ｄ−２）の内容を選択す
る。そして、乗算手段６３において除算手段６４で計算
され保持されていた値０と記憶手段６２−１〜６２−
（ｄ−２）の内容を乗算し、加算手段６５において乗算
手段６３の結果とセレクタ６７の出力とを足し合わせる
排他的論理和操作を行う。そして、加算手段６５の出力
をそれぞれ記憶手段６２−２〜６２−（ｄ−１）に記憶
させる。すなわち、記憶手段６２−１〜６２−（ｄ−
１）の内容についてシフト操作を行ったことになる。ま
た、１回のシフトごとに次数差カウンタ９の内容が１増
幅される。なお、記憶手段６２−１には０を記憶させ
る。また、記憶手段６１−１〜６１−（ｄ−１）につい
ては、セレクタ回路６６によりその入力を阻止して、記
憶している値をそのまま保持させる。

【００４８】記憶手段６２−（ｄ−１）の内容が０でな
い場合は、次数差カウンタ６９の値が０でない場合と０
である場合とによって動作が異なり、それぞれの場合に
ついて以下の動作を行う。すなわち、次数差カウンタ６
９の内容が０でない場合は、判定手段７０によって、次
数差カウンタ６９の内容を１減少させる指示信号が出力
される。また、判定手段７０および次数差カウンタ６９
からセレクタ６６およびセレクタ６７の選択信号が出力
され、セレクタ６７では記憶手段６１−１〜６１−（ｄ
−２）の内容が選択される。そして、乗算手段６３にお
いて除算手段６４で計算され保持されていた値と記憶手
段６２−１〜６２−（ｄ−２）の内容を乗算し、加算手
段６５において乗算手段６３の結果とセレクタ６７の出
力とを足し合わせる排他的論理和操作を行う。そして、
加算手段６５の出力をセレクタ６６で選択し、それぞれ
記憶手段６１−２〜６１−（ｄ−１）に記憶させる。な
お、記憶手段６１−１には０を記憶させる。また、記憶
手段６２−１〜６２−（ｄ−１）については記憶してい
る値をそのまま保持させる。そして、次数差カウンタ６
９の内容が０になるまで上記の操作が繰り返される。

【００４９】次数差カウンタ６９の内容が０である場合
は、判定手段７０によって、次数差カウンタ６９の内容
を１にセットする指示信号が出力される。また、次数差
カウンタ６９から剰余次数カウンタ６８の内容を１減少
させる指示信号が出力される。また、判定手段７０より
セレクタ６６およびセレクタ６７の選択信号が出力さ
れ、セレクタ６７では記憶手段６１−１〜６１−（ｄ−
２）の内容が選択される。そして、乗算手段６３におい
て除算手段６４で計算され保持されていた値と記憶手段
６２−１〜６２−（ｄ−１）の内容を乗算し、加算手段
６５において乗算手段６３の結果とセレクタ６７の出力
とを足し合わせる排他的論理和操作を行う。そして、加
算手段６５の出力を記憶手段６２−２〜６２−（ｄ−
１）に記憶させる。なお、記憶手段６２−１には０を記
憶させる。また、セレクタ６６においては記憶手段６２
−１〜６２−（ｄ−１）の内容を選択し、それぞれ記憶
手段６１−１〜６１−（ｄ−１）に記憶させる。

【００５０】すなわち、次数差カウンタ６９の内容が０
になるまで繰り返された前節の操作と、次数差カウンタ
６９の内容が０であるときのこの操作は、記憶手段６１
−１〜６１−（ｄ−１）に記憶されている被除多項式を
記憶手段６２−１〜６２（ｄ−１）に記憶されている除
多項式で除算を行い、その剰余を次回の除算における除
多項式として記憶手段６２−１〜６２−（ｄ−１）に記
憶させ、記憶手段６２−１〜６２−（ｄ−１）に記憶し
ていた除多項式を次回の除算における被除多項式として
記憶手段６１−１〜６１−（ｄ−１）に記憶させたこと
になる。

【００５１】上記の操作を剰余次数カウンタ８の値が
［（ｄ−１）／２］＝８より小さくなるまで繰り返し行
う。このとき記憶手段、６２−１〜６２−（ｄ−１）に
記憶されている値は誤り数値多項式の係数となる。

【００５２】実施例７．上記の実施例では記憶手段が１
６段の構成で、８シンボルまでの誤り訂正が可能なリー
ド・ソロモン符号について説明したが、設計距離ｄが１
７よりも小さく、訂正シンボル数ｋが８シンボルより小
さい場合についても実施例６と同様に１６段の記憶手段
の構成でユークリッドアルゴリズムの演算を行うことが
できる。すなわち、初期値を設定する際に、シンドロー
ムＳ_i （ｉ＝０，１，・・・，２ｋ−１）をＳ₀ ，Ｓ
₁ ，・・・，Ｓ_2k-1の順に記憶手段６２−１，６２−
２，・・・，６２−２ｋに入力し、記憶手段６２−（２
ｋ＋１），・・・，６２−（ｄ−１）には０を入力す
る。また、剰余次数カウンタ６８の値を１５にセット、
次数差カウンタ６９の値をｄ−１６にセットし、ユーク
リッドアルゴリズムの演算操作を剰余次数カウンタの値
がｋよりも小さくなるまで実施例６で説明した演算操作
を行うことにより、誤り数値多項式の係数が記憶手段６
２−１〜６２−（ｄ−１）に記憶されるようになる。

【００５３】実施例８．図９は、図８で示した積和演算
セルを用いて構成したユークリッドアルゴリズム演算部
と誤り位置計算部を表すブロック図である。図９におい
て、点線で囲まれた部分の７１は図７で説明したユーク
リッドアルゴリズム演算部７１であり、点線で囲まれた
部分の７２は誤り位置多項式計算部、７５−１〜７５−
（ｄ−２）および７６−１〜７６−ｄは図８で示した積
和演算セルである。その他の番号については、同一番号
は同一構成、同一機能を示す。

【００５４】以下では、設計距離がｄのリード・ソロモ
ン符号について述べる。このとき図９において、ユーク
リッドアルゴリズム演算部７１は，積和演算セル７５−
１〜７５−（ｄ−２）まで（ｄ−２）段重ねて除多項式
と被除多項式の最高次の係数を記憶する記憶手段６１−
（ｄ−１），６２−（ｄ−１）と、記憶手段６１−（ｄ
−１）への入力を選択するセレクタ６６と、ガロア体の
除算手段６４とから構成される。また、誤り位置多項式
計算部７２は積和演算セル７６−１〜７６−ｄまでｄ段
重ねた構成になっている。

【００５５】次に動作について説明する。ユークリッド
アルゴリズム演算部７１については、実施例６で説明し
たので説明は省略する。誤り位置多項式計算部７２にお
ける動作について説明する。まず、初期設定として演算
セル７６−１〜７６−ｄにおける記憶手段６１−１〜６
１−ｄについては０をセットし、演算セル７６−１〜７
６−ｄにおける記憶手段６２−２〜６２−ｄについては
０をセットし、記憶手段６２−１については１をセット
する。

【００５６】ユークリッドアルゴリズム演算部７１にお
ける記憶手段６２−（ｄ−１）の内容および次数差カウ
ンタ６９の値によって、演算セル７６−１〜７６−ｄに
おけるセレクタ６６，セレクタ６７について、それぞれ
ユークリッドアルゴリズム演算部７１における各演算セ
ルのセレクタ６６，セレクタ６７と同様の切り替え操作
を行う。そして、除算手段６４にて除算した結果を入力
する。この操作を剰余次数カウンタの値が所定の値より
も小さくなるまでこの操作を繰り返す。その結果、誤り
位置多項式計算部７２における記憶手段６２−１〜６２
−ｄに記憶されている値が、誤り位置多項式の係数とな
る。

【００５７】実施例９．図１０は、誤りと消失の双方が
訂正できるユークリッドアルゴリズム演算部および誤り
位置多項式計算部を構成する第２の積和演算セルのブロ
ック図である。図において、７７はセレクタ回路６７に
対応するセレクタ回路であり、入出力信号線Ａ_i ，Ｂ
_i ，Ｃ_i ，Ａ_i+1 ，Ｂ_i+1 ，Ｃ_i+1 は、別の積和演算セ
ルと接続されており、入力信号線Ｒからは除算手段６４
で計算された値、あるいは消失位置記憶手段に記憶され
ているガロア体上の元が入力される。また、図１１は、
消失位置記憶装置のブロック構成図であり、図におい
て、８０は消失位置を記憶するための記憶手段であり、
８１は記憶手段８０のアドレスを生成するためのアドレ
ス生成手段であり、８２は記憶手段８０に書き込むデー
タを生成する消失位置情報生成手段である。

【００５８】また図１２は、図１０で示した第２の積和
演算セルを用いて構成したユークリッドアルゴリズム演
算部と誤り位置計算部を表すブロック図である。図１２
において、８５−１〜８５−（ｄ−２）および８６−１
〜８６−ｄは，図１０で示した積和演算セルであり、８
７は除算手段６４の出力と消失位置記憶手段８０の出力
のうちの一方を選択し、ユークリッドアルゴリズム演算
部８３および誤り位置多項式計算部８４に入力するため
のセレクタ回路である。また、その他の番号について
は、同一番号は同一構成、同一機能を示す。

【００５９】次に動作について説明する。以下ではｎ１
×ｎ２の積符号の復号について、初めに、符号長ｎ１の
Ｃ１符号についてｎ２回誤り訂正動作を行い、誤り訂正
不可能な場合はその受信語シンボルを消失とし、符号長
ｎ２のＣ２符号についてｎ１回消失誤り訂正を行う場合
について説明する。まず、積符号の復号が行われる前に
初期値として消失位置情報生成手段８２の記憶部にガロ
ア体上の元αⁿ²を記憶させる。この値は、Ｃ１符号の受
信語の復号操作が終了するたびにα^-1が掛け合わされ
る。

【００６０】まず、Ｃ１符号の復号動作については消失
誤り訂正操作を行わないことから、セレクタ８７では常
に除算手段６４からの入力を選択するようにする。ま
た、実施例６および実施例８において説明した動作をさ
せるために、判定手段７０および次数差カウンタ６９の
値に応じて積和演算セル８５−１〜８５−（ｄ−２），
８６−１〜８６−ｄのセレクタ６６およびセレクタ８７
を操作することにより、誤り位置多項式および誤り数値
多項式の係数が計算される。また、Ｃ１復号の際、誤り
訂正が不能の場合、図１１に示す消失位置情報生成手段
８２の値を消失位置記憶手段８０におけるアドレス生成
手段８１の示す場所に記憶させる。そして、アドレス生
成手段の値を１増加させる。

【００６１】次にＣ２復号の際、まず、初期設定につい
ては、実施例６および実施例８で説明した値をセットす
る。次に、消失位置記憶手段８０の値を順次出力させ
る。このとき図１２に示すセレクタ８７は消失位置記憶
手段８０の値を出力するようにし、積和演算セル８５−
１〜８５−（ｄ−２）および８６−１〜８６−ｄにおけ
る、セレクタ７７は、図１０におけるＣｉ（ｉ＝１，
２，・・・，ｄ）の信号線を選択し、ユークリッドアル
ゴリズム演算部８３における記憶手段６２−１〜６２−
（ｄ−１）の値および誤り位置多項式計算部８４におけ
る記憶手段６２−１〜６２−ｄの値を書き替える。そし
て、すべての消失位置情報が入力されるとユークリッド
アルゴリズム演算部８３における記憶手段６２−１〜６
２−（ｄ−１）には修正シンドロームが記憶されてお
り、誤り位置多項式計算部８４における記憶手段６２−
１〜６２−ｄには消失位置多項式の係数が記憶されてい
ることになる。

【００６２】次に、実施例６および実施例８で述べた除
算操作を行う。このとき、実施例６および実施例８にお
いて説明した動作をさせるために、判定手段７０および
次数差カウンタ６９の値に応じて積和演算セル８５−１
〜８５−（ｄ−２），８６−１〜８６−ｄのセレクタ６
６およびセレクタ７７を操作することにより動作させ
る。ただし、終了条件は剰余次数カウンタ６８の値が消
失の個数をｅとすると［（ｄ−１＋ｅ）／２］よりも小
さくなった時点で操作を終了する。

【００６３】

【発明の効果】この発明は以上のように構成されている
ので、以下に記載されるような効果を奏する。

【００６４】誤り数値計算回路におけるガロア体上の乗
算手段の構成要素である２入力１出力の排他的論理和回
路の回路規模を小さくするように構成したので、排他的
論理和回路の構成段数が小さくなり、高速動作が可能に
なるという効果がある。

【００６５】また、この発明によれば、第１の乗算手段
に設定する定数と第２の乗算手段に設定する定数の間の
関係を適当に選ぶことによって演算手段における乗算操
作を省略することができ、回路規模を小さくできる。

【００６６】また、チェンサーチ操作を行う記憶手段、
乗算手段と誤り数値計算操作を行う記憶手段、乗算手段
と共用させることができ、回路規模を小さくできる。

【００６７】また、除多項式と被除多項式の次数差カウ
ンタの値によって記憶手段への入力を変えることによ
り、誤り位置多項式と誤り数値多項式の記憶手段を常に
一定にし、次のチェンサーチ操作を行う際にセレクタを
用いず、そのまま誤り位置多項式および誤り数値多項式
を読み出して計算が行えるため、回路規模が小さくなり
制御が容易に行える効果がある。

【００６８】さらに、消失位置を記憶する消失位置記憶
手段の内容をユークリッドアルゴリズム演算手段および
誤り位置多項式演算手段に入力し、修正シンドロームお
よび消失位置多項式の係数が計算できるように構成した
ので、消失誤り訂正が行え、誤り訂正能力が向上すると
いう効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１，実施例２を説明するため
のブロック図ある。

【図２】この発明の実施例３，実施例４を説明するため
のブロック図である。

【図３】この発明の実施例５を説明するためのブロック
図である。

【図４】従来の誤り数値計算回路の一例を示すブロック
図である。

【図５】従来の誤り訂正復号装置の構成を示すブロック
図である。

【図６】ユ−クリッドアルゴリズム演算部のハ−ドウェ
ア構成の一例を示すブロック図ある。

【図７】この発明の実施例６，実施例７を説明するため
のブロック図である。

【図８】図７の第１の縦続積和演算手段を構成する第１
の積和演算セルを示すブロック図である。

【図９】この発明の実施例８を説明するためのブロック
図である。

【図１０】この発明の実施例９における第３の縦続積和
演算手段を構成する第２の積和演算セルを示すブロック
図である。

【図１１】この発明の実施例９における消失位置記憶手
段を示すブロック図である。

【図１２】この発明の実施例９を説明するためのブロッ
ク図である。

【符号の説明】

１ 第１の入力端子 ２ 第２の入力端子 ３ 第３の入力端子 ４ 第１の記憶手段 ５ 第２の記憶手段 ６ 第３の記憶手段 ７ 第１の乗算手段 ８ 第２の乗算手段 ９ 第３の乗算手段 １２ 演算手段 １４ 第２の乗算手段 １５ 除算手段 １６ 第４の入力端子 １７ 第４の記憶手段 １８ 第４の乗算手段 ５３ シンドローム計算回路 ５５ チェンサーチ回路 ５６ 誤り数値計算回路 ６１ 第１の記憶手段 ６２ 第２の記憶手段 ６３ ガロア体上の乗算手段 ６４ ガロア体上の除算手段 ６５ ガロア体上の加算手段 ６６ 第１のセレクタ回路 ６７，７７ 第２のセレクタ回路 ６８ 次数差カウンタ ６９ 剰余次数カウンタ ７０ 判定手段 ７１ ユ−クリッドアルゴリズム演算部 ７２ 誤り位置多項式演算部 ７５，７６ 第１の積和演算セル ８０ 消失位置記憶手段 ８１ アドレス生成手段 ８２ 消失位置情報生成手段 ８５，８６ 第２の積和演算セル ８７ 第３のセレクタ回路

フロントページの続き (56)参考文献 特開 昭61−258535（ＪＰ，Ａ) 特開 昭61−258536（ＪＰ，Ａ) 特開 昭61−258537（ＪＰ，Ａ) 特開 昭62−115928（ＪＰ，Ａ) 特開 昭62−269425（ＪＰ，Ａ) 特開 昭63−56022（ＪＰ，Ａ) 特開 昭63−79423（ＪＰ，Ａ) 特開 昭63−123231（ＪＰ，Ａ) 特開 昭63−131623（ＪＰ，Ａ) 特開 平５−268101（ＪＰ，Ａ) 特開 平５−308293（ＪＰ，Ａ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ＧＦ（２ⁿ ）上のリード・ソロモン符号
   の誤り訂正復号装置のチェンサーチ回路において、 誤り数値多項式の係数を初期値として記憶する第１の記
   憶手段、 この第１の記憶手段に記憶されている内容に対し、あら
   かじめ乗算器の構成が小さくなるように設定された定数
   ｊに対して、上記誤り数値多項式の次数の低い順にガロ
   ア体上の定数α^j ，α^j-1 ，・・・を掛け合わせる第１
   の乗算手段、 上記第１の乗算手段の乗算結果を上記第１の記憶手段に
   記憶させる手段、 を備えたことを特徴とする誤り訂正復号装置。
2. 【請求項２】 ＧＦ（２ⁿ ）上のリード・ソロモン符号
   の誤り訂正復号装置のチェンサーチ回路において、 誤り位置多項式の奇数次の係数を初期値として記憶する
   第２の記憶手段、 この第２の記憶手段に記憶されている内容に対し、あら
   かじめ乗算器の構成が小さくなるように設定された定数
   ｉに対して、上記誤り位置多項式の次数の低い順にガロ
   ア体上の定数αⁱ ，α^i-2 ，・・・を掛け合わせる第２
   の乗算手段、 上記第２の乗算手段の乗算結果を上記第２の記憶手段に
   記憶させる手段、 を備えたことを特徴とする誤り訂正復号装置。
3. 【請求項３】 ＧＦ（２ⁿ ）上のリード・ソロモン符号
   の誤り訂正復号装置のチェンサーチ回路において、生成
   多項式が、 【数１】 ＊＊＊ で表されるとき、 誤り数値多項式の係数を初期値として記憶する第１の記
   憶手段、 誤り位置多項式の奇数次の係数を初期値として記憶する
   第２の記憶手段、 上記第１の記憶手段に記憶されている内容に対し、あら
   かじめ乗算器の構成が小さくなるように設定された定数
   ｊに対して、上記誤り数値多項式の次数の低い順にガロ
   ア体上の定数α^j ，α^j-1 ，・・・を掛け合わせる第１
   の乗算手段、 この第１の乗算手段の乗算結果を上記第１の記憶手段に
   記憶させる手段、 ｋ＝ｊ＋ｍ−１によりｋをあらかじめ計算し、上記第２
   の記憶手段に記憶されている内容に対し上記誤り位置多
   項式の次数の低い順にガロア体上の定数α^k ，α^k-2 ，
   ・・・を掛け合わせる第２の乗算手段、 この第２の乗算手段の乗算結果を上記第２の記憶手段に
   記憶させる手段、 を備えたことを特徴とする誤り訂正復号装置。
4. 【請求項４】 ＧＦ（２ⁿ ）上のリード・ソロモン符号
   の誤り訂正復号装置のチェンサーチ回路において、生成
   多項式が、 【数２】 ＊＊＊ で表されるとき、 誤り数値多項式の係数を初期値として記憶する第１の記
   憶手段、 誤り位置多項式の奇数次の係数を初期値として記憶する
   第２の記憶手段、 上記第２の記憶手段に記憶されている内容に対し、あら
   かじめ乗算器の構成が小さくなるように設定された定数
   ｉに対して、上記誤り位置多項式の次数の低い順にガロ
   ア体上の定数αⁱ ，α^i-2 ，・・・を掛け合わせる第２
   の乗算手段、 この第２の乗算手段の乗算結果を上記第１の記憶手段に
   記憶させる手段、 ｋ＝ｉ＋ｍ−１によりｋをあらかじめ計算し、上記第１
   の記憶手段に記憶されている内容に対し上記誤り数値多
   項式の次数の低い順にガロア体上の定数α^k ，α^k-1 ，
   ・・・を掛け合わせる第１の乗算手段、 この第１の乗算手段の乗算結果を上記第１の記憶手段に
   記憶させる手段、 を備えたことを特徴とする誤り訂正復号装置。
5. 【請求項５】 請求項第３項記載の誤り訂正復号装置に
   おいて、 第２の記憶手段と第２の乗算手段とをチェンサーチ回路
   の記憶手段及び乗算手段に共用することを特徴とする誤
   り訂正復号装置。
6. 【請求項６】 所定段数の第１の積和演算セルの縦続で
   構成される第１の縦続積和演算手段であって、各第１の
   積和演算セルは、 被除多項式の係数を記憶するための第１の記憶手段６１
   −ｉと、 除多項式の係数を記憶するための第２の記憶手段６２−
   ｉと、 上記第１の記憶手段の内容と上記第１の記憶手段の内容
   とが入力され、この２入力のいずれかをガロア体上の加
   算手段６５の１入力として出力する第２のセレクタ回路
   ６７と、 上記第２の記憶手段の内容と外部からの入力との間の乗
   算を行い、その乗算結果を上記加算手段の１入力として
   出力するガロア体上の乗算手段６３と、 上記加算手段の出力を次段への２入力信号Ａ_i+1 ，Ｂ
   _i+1 として出力する手段と、 前段からの入力信号Ａ_i と上記第２の記憶手段の内容と
   が入力され、いずれの入力の出力をも阻止するか、いず
   れかの入力を上記第１の記憶手段の入力として出力する
   第１のセレクタ回路６６と、 前段からの入力信号Ｂ_i を上記第２の記憶手段に入力す
   る接続線とを有する第１の縦続積和演算手段、 この第１の縦続積和演算手段の最終段の第２の記憶手段
   ６２−（ｄ−１）（ｄは設計距離）の内容を第１の記憶
   手段６１−（ｄ−１）の内容で除算し、その除算結果を
   一時保持して上記外部からの入力として出力するガロア
   体上の除算手段６４、 剰余多項式の次数が設定される剰余次数カウンタ６８、 上記被除多項式の次数と除多項式の次数との差が設定さ
   れる次数差カウンタ６９、 上記記憶手段６２−（ｄ−１）の内容と上記次数差カウ
   ンタの内容とに従って上記第１の縦続積和演算手段の制
   御を行う判定手段７０、 上記記憶手段６１−（ｄ−１）に論理「１」を、上記記
   憶手段６２−（ｄ−２）に論理「０」を、上記剰余次数
   カウンタに（ｄ−２）の数値を、上記次数差カウンタに
   数値１をそれぞれ設定し、受信語から生成されたシンド
   ロ−ムＳ_i をＳ₀ ，Ｓ₁ ・・・の順に記憶手段６２−
   １，６２−２，・・・に入力する初期値設定手段、 記憶手段６２−（ｄ−１）の内容が論理「０」であると
   きは、剰余次数カウンタの内容を１減少させ、次数差カ
   ウンタの内容を１増加させ、上記第２の記憶手段の内容
   を第２のセレクタ回路、加算手段を経て次段の第２の記
   憶手段に入力するシフト制御手段、 記憶手段６２−（ｄ−１）の内容が０でない場合、次数
   差カウンタの内容が０でなければ、次数差カウンタの内
   容を１減少させ、第１の記憶手段の内容と乗算手段６３
   の出力を加算手段６５により加算して次段の第１の記憶
   手段に入力する剰余演算手段、 記憶手段６２−（ｄ−１）の内容が０でない場合、次数
   差カウンタの内容が０であれば、次数差カウンタの内容
   を１にセットし、剰余次数カウンタの内容を１減少させ
   た後、加算手段６５の出力を第２の記憶手段に入力し、
   第２の記憶手段の内容を第１のセレクタ回路を経て第１
   の記憶手段に入力する除数交換手段、 上記剰余次数カウンタの内容が所定の数値以下になるま
   で上記シフト制御手段、上記剰余演算手段、上記除数交
   換手段を繰り返すユークリッドアルゴリズム演算手段、 を備えたことを特徴とする誤り訂正復号装置。
7. 【請求項７】 請求項第６項記載のユークリッドアルゴ
   リズム演算手段、 前記第１の縦続積和演算手段と同様な演算手段の最終段
   に前記第１の積和演算セルを１段縦続して構成した第２
   の縦続積和演算手段、 前記ユークリッドアルゴリズム演算手段の除算手段の出
   力を上記第２の縦続積和演算手段の外部からの入力とし
   て接続し、前記ユークリッドアルゴリズム演算手段の、
   判定手段，剰余次数カウンタ，次数差カウンタの内容に
   より、上記第２の縦続積和演算手段における演算を前記
   ユークリッドアルゴリズム演算手段における演算と並列
   に制御する制御手段、 上記第２の縦続積和演算手段の初段の第２の記憶手段６
   ２−１に論理「１」を設定し、他のすべての第２の記憶
   手段及び第１の記憶手段に論理「０」を設定する初期値
   設定手段を備え、 上記剰余次数カウンタの内容が所定の数値以下になるま
   でユークリッドアルゴリズム演算を繰り返し第２の記憶
   手段に記憶されている値を誤り位置多項式の係数とする
   ことを特徴とする誤り訂正復号装置。
8. 【請求項８】 所定段数の第２の積和演算セルの縦続で
   構成される第３の縦続積和演算手段であって、各第２の
   積和演算セルは、前記第１の積和演算セルにおける第２
   のセレクタ回路に第３の入力が追加され、この第３の入
   力としては次段の第２の記憶手段６２−（ｉ＋１）の内
   容が入力される第３の縦続積和演算手段、 この第３の縦続積和演算手段の最終段の第２の記憶手段
   ９２−（ｄ−１）の内容を第１の記憶手段９１−（ｄ−
   １）の内容で除算し、その除算結果を一時保持するガロ
   ア体上の除算手段６４、 この除算手段と消失位置記憶手段８０から読み出した消
   失情報とを切り換えて出力する第３のセレクタ回路８
   ７、 上記第３の縦続積和演算手段と同様な演算手段の終段に
   上記第２の積和演算手段を１段縦続して構成した第４の
   縦続積和演算手段、 上記第３の縦続積和演算手段および上記第４の縦続積和
   演算手段の各第２の積和演算手段への外部からの入力と
   して上記第３のセレクタ回路の出力を接続する手段、 上記消失位置記憶装置から消失情報が読み出されたとき
   は、上記第３のセレクタ回路はこの消失情報を出力し、
   上記各第２の積和演算手段の第２のセレクタ回路は上記
   次段の第２の記憶手段の内容を出力する手段を備え、 誤りと消失の双方が訂正可能であることを特徴とする誤
   り訂正復号装置。