KR0186166B1

KR0186166B1 - 씨디-롬 드라이버의 에러 검출장치

Info

Publication number: KR0186166B1
Application number: KR1019950039597A
Authority: KR
Inventors: 구본호
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1995-11-03
Filing date: 1995-11-03
Publication date: 1999-04-15
Also published as: DE69618538T2; EP0772194B1; EP0772194A3; US5883908A; KR970029554A; EP0772194A2; DE69618538D1

Abstract

본 발명은 씨디-롬 드라이버의 디코더에 관한 것으로, 특히 데이타 디코딩시에 비트단위로 에러를 검출하지 않고 바이트단위로 데이타를 입력받아 병렬처리하여 에러를 검출함으로써 에러 검출시간을 단축하게되어 씨디-롬 드라이브의 고배속화를 이루는데 목적이 있는 것으로, 이러한 목적은 소정시간마다 래치제어신호 및 제어클럭을 순차적으로 발생하여 출력하는 타이밍 제어부와, 바이트단위의 병렬데이타를 입력받아 상기 타이밍 제어부의 래치제어신호에 의해 이를 래치시켜 출력하는 래치부와, 상기 래치부의 출력 데이타 및 플립플롭부의 출력을 인가받아 배타적 논리합을 행하여 출력하는 논리부와, 상기 논리부의 출력을 입력받아 상기 타이밍 제어부의 제어클럭에 의해 이를 출력하는 상기 플립플롭부와, 상기 플립플롭부의 출력을 인가받아 노아연산함으로써 에러유무를 판단하는 신호를 출력하는 노아부로 구성하여 달성되는 것이다.

Description

씨디-롬 드라이버의 에러 검출장치

제1도는 씨디-롬의 데이타 구조를 나타낸 도.

제2도는 종래의 씨디-롬 드라이버의 에러 검출장치를 나타낸 도.

제3도는 제2도의 나눗셈기의 상세 블럭도.

제4도는 제2도의 에러 검출을 위한 데이타의 입력 순서를 나타낸 도.

제5도는 씨디-롬 디코더에 있어서의 시간에 따른 동작상태를 나타낸 도.

제6도는 본 발명 씨디-롬 드라이버의 에러 검출장치를 나타낸 도.

제7도는 제6도의 동작 타이밍도.

제8도는 제6도 논리부의 로직 구성을 나타낸 도.

* 도면의 주요부분에 대한 부호의 설명

200 : 타이밍 제어부 210 : 래치부

220 : 논리부 230 : 플립플롭부

240 : 노아(NOR)부

본 발명은 씨디-롬 드라이버의 디코더에 관한 것으로, 특히 데이타 디코딩시에 에러검출시간을 줄임으로써 씨디-롬 드라이버의 고배속화를 이룰 수 있는 씨디-롬 드라이버의 에러 검출장치에 관한 것이다.

일반적으로 씨디-롬 디코더에서는 데이타의 에러가 발생하는 경우에 이를 정정한 다음 이 정정된 1블록의 데이타가 올바른가를 최종적으로 검사하기 위해서 에러검출코드(EDC : Error Detection Code)를 이용하여 데이타의 이상유무를 판단하게 되는데, 이 에러검출코드는 제1도에 도시된 바와같이 12바이트(byte)로 구성된 씽크(sync)와, 4바이트의 헤더(header), 2048바이트의 정보데이타등 총 2064바이트에 대해 하기식(1)을 적용하여 산출한 4바이트의 패리티(Parity)를 의미하며, 이 식은 씨디-롬에 대한 규격집인 옐로우 북(Yellow Book)를 참조한 것이다.

P(x) = (x¹⁶+x¹⁵+1)(x¹⁶+x²+x+1)

= x³²+x³¹+x¹⁶+x¹⁵+x⁴+x³+x+1 ----------- 식(1)

즉, 씨디-롬 디코더에서는 씽크, 헤더, 정보데이타 및 에러검출코드를 합한 2068바이트를 상기 식(1)을 이용하여 나눈 결과의 나머지가 0이 아니면 에러가 검출된 것으로 판단하게 된다.

이와같은 종래의 씨디-롬 드라이버의 에러검출장치는 제2도에 도시된 바와같이, 메모리(미도시)에 저장된 바이트 단위의 병렬데이타를 연산클럭에 의해 비트 단위의 직렬데이타로 변환하여 출력하는 변환부(100)와, 상기 변환부(100)의 출력을 입력받아 연산클럭에 의해 각 비트에 대해 나눗셈을 행하여 에러를 검출하여 출력(EDC_OK)하는 나눗셈기(110)로 구성되며, 이를 상세히 설명한다.

SRAM이나 DRAM등에 저장된 바이트단위의 병렬데이타(씽크, 헤더, 정보 데이타, 에러검출코드가 포함된 2068바이트)는 변환부(100)에 입력되어 연산클럭에 의하여 비트단위의 직렬데이타로 변환되는데, 이때 2068바이트×8비트=16544비트의 직렬데이타가 출력되고 또한 각 비트에 대하여 16544개의 연산클럭이 필요로 하게 된다.

이 16544비트는 나눗셈기(110)로 제4도에 도시된 바와같이 씽크의 최하위비트(LSB)부터 에러검출코드의 최상위비트까지 순차로 인가되어 상기식(1)을 이용하여 나눗셈을 행하게 된다.

이때도 마찬가지로 16544개의 연산클럭을 사용하게 되며, 나눗셈기(110)의 연산결과가 0이면 에러가 없는 것으로 그의 출력(EDC_OK)은 로직 하이의 신호가 되고, 만일 0이외의 값이면 에러가 발생한 것으로 출력(EDC_OK)는 로우의 신호를 출력하게 된다.

상기의 나눗셈기(100)를 제3도를 참조하여 좀 더 상세히 설명한다.

나눗셈기(110)는 식(1)에 의하여 32개의 플립플롭(112)의 직렬로 배치되며, 첫번째와 2번째, 4번째, 다섯번째, 16번째, 17번째, 32번째 플립플롭의 입력단에 배타적 논리 게이트(111)가 연결되고, 이 배타적 논리게이트(111)는 32번째의 플립플롭의 출력(Q32)을 한 입력으로 함과 아울러 각 플립플롭에는 16544개의 연산클럭이 인가되고, 각 플립플롭의 출력(Q0~Q31)을 인가받아 이를 노아연산하는 노아부(113)가 최종적으로 연결된다.

연산부(100)에 의해 변환된 비트단위의 직렬 데이타는 제4도에 도시된 바와같이 순차적으로 배타적 논리회로(110)에 인가되고, 식(1)에 의하여 각 플립플롭에서 나눗셈이 행하여 진 다음 각 플립플롭의 출력(Q0~Q31)은 노아부(113)에 인가된다.

이에 노아부(113)에서 노아연산됨으로써 그의 출력(EDC_OK)이 로직 하이의 신호이면 에러가 없다는 것을 의미하고, 로우의 신호이면 에러가 발생하였다는 것을 의미한다.

제5도는 씨디-롬 디코더에 있어서의 시간에 따른 동작상태를 나타낸 것으로, 데이타 저장, 에러정정, 에러검출, 데이타전송등 2352바이트로 구성된 1블록의 데이타를 시분할(Time Sharing)적으로 처리하고 있음을 보인 것으로, 1배속의 씨디-롬 드라이브인 경우에는 이 과정을 처리하는 시간이 13.33msec 정도 소요되지만 8배속 씨디-롬 드라이브인 경우에는 1.67msec정도 소요된다.

이 과정에서 보듯이 에러의 검출에 필요한 시간을 줄일 수 있다면 데이타 전송등에 더 많은 시간을 할당할 수 있으므로 고배속의 씨디-롬 드라이버를 구현할 수 있을 것이다.

그런데, 이와같은 종래의 씨디-롬 드라이버의 에러검출장치는 메모리에 저장된 바이트단위의 병렬데이타를 비트단위의 직렬데이타로 변환하고 각 데이타 비트마다 연산클럭이 필요하게 되므로 에러검출시간이 그만큼 길어지게 됨으로써 씨디-롬 드라이브의 고배속화를 저해하는 문제점이 있었다.

따라서, 본 발명은 병렬데이타를 직렬데이타로 변환하지 않고 직접 입력받아 병렬처리함으로써 고속의 에러검출을 행할 수 있게 하는데 목적이 있는 것으로, 이러한 목적을 갖는 본 발명을 상세히 설명한다.

본 발명 씨디-롬 드라이버의 에러 검출장치는 제6도에 도시한 바와같이, 소정시간마다 래치제어신호(L0~L3) 및 제어클럭(CLK4)을 순차적으로 발생하여 출력하는 타이밍 제어부(200)와, 바이트단위의 병렬데이타를 입력받아 상기 타이밍 제어부(200)의 래치제어신호(L0~L3)에 의해 이를 래치시켜 출력(b[0]~b[31])하는 래치부(210)와, 상기 래치부(210)의 출력 데이타(b[0]~b[31]) 및 플립플롭부(230)의 출력(Q[0]~Q[31])을 인가받아 배타적 논리합을 행하여 출력(D[0]~D[31])하는 논리부(220)와, 상기 논리부(220)의 출력(D[0]~D[31])을 입력받아 상기 타이밍 제어부(200)의 제어클럭(CLK4)에 의해 이를 출력(Q[0]~Q[31])하는 상기 플립플롭부(230)와, 상기 플립플롭부(230)의 출력(Q[0]~Q[31])을 인가받아 노아연산함으로써 에러유무를 판단하는 신호(EDC_OK)를 출력하는 노아부(240)로 구성한다.

한편, 상기 래치부(210)는 4바이트의 병렬데이타의 첫번째 바이트를 래치 제1제어신호(L0)에 의해 래치시켜 출력(b[0]~b[7])하는 제1래치(211)와, 4바이트의 병렬데이타의 두번째 바이트를 제2래치제어신호(L1)에 의해 래치시켜 출력(b[8]~b[15])하는 제2래치(212)와, 4바이트의 병렬데이타의 세번째 바이트를 제3래치제어신호(L2)에 의해 래치시켜 출력(b[16]~b[23])하는 제3래치(213)와, 4바이트의 병렬데이타의 네번째 바이트를 제4래치제어신호(L3)에 의해 래치시켜 출력(b[24]~b[31])하는 제4래치(214)로 구성한다.

이와같이 구성한 본 발명의 작용 및 효과를 제6도 내지 제8도를 참조하여 상세히 설명한다.

래치부(210)에서는 SRAM이나 DRAM에 저장되어 있는 4바이트단위의 병렬데이타를 인가받아 이를 타이밍 제어부(220)의 래치제어신호(L0~L3)에 의해 순차적으로 1바이트씩 래치시켜 출력(b[0]~b[31])하게 되는데, 이때 타이밍제어부(200)에서는 제7도 (b) 내지 (e)에 도시한 바와같이 각 바이트에 대하여 래치제어신호(L0~L3)를 순차적으로 발생하여 상기 래치부(210)의 각 래치(211, 212, 213, 214)에 인가하게 된다.

이로인해 래치부(210)의 32개 출력(b[0]~b[31])은 논리부(220)로 인가되고, 상기 논리부(220)는 이를 입력받음과 동시에 플립플롭부(230)의 출력(Q[0]~Q[31])을 궤환받아 제8도에 도시한 바와같이 배타적 논리합에 행하여 그에대한 연산결과(D[0]~D[31])를 플립플롭부(230)로 인가한다.

이에 플립플롭부(230)는 상기 논리부(220)의 32개의 출력(D[0]~D[31])을 인가받아 내부에 구성된 32개의 플립플롭의 각 입력으로 하는데, 각 클럭입력단은 공통으로 묶여 제7도 (f)에 도시한 바와같은 제어신호(CLK4)에 의해 동작하여 그에대한 신호를 출력(Q[0]~Q[31])하게 되며, 이때 플립플롭은 제어신호(CLK4)의 상승에지에서 동작하는 것으로 가정한다.

그리고, 상기 플립플롭부(230)의 출력(Q[0]~Q[31])은 논리부(220)로 궤환됨과 아울러 노아부(240)에 인가되어 32개의 신호가 노아 연산됨으로써 상기 플립플롭부(230)의 출력(Q[0]~Q[31])이 모두 0일때만 그의 출력(EDC_OK)은 로직 하이가 되고, 그렇지 않으면 로우가 된다.

아울러, 1블럭 데이타의 마지막 2065번째 바이트부터 2068번째 바이트까지 래치부(210)에 인가되어 래치된 후 제7도 (f)에 도시한 바와같이 타이밍제어부(200)의 제어신호(CLK4)의 상승에지가 입력되면 그때부터 노아부(240)의 출력(EDC_OK)은 제7도 (g)에 도시한 바와같이 휴효한 값을 갖게된다.

이러한, 타이밍제어부(200)의 제어신호(CLK4)는 플립플롭부(230)의 클럭킹신호로 이용되며, 래치제어신호(L0~L3)가 순차적으로 발생된 다음에 제1래치제어신호(L0)가 액티브되기전에 상승에지를 갖는 신호이다.

다시말해서, 새로운 4바이트의 병렬데이타가 입력되기전에 논리부(220)와 플립플롭부(230)를 통해서 나눗셈을 끝낸다는 것이다.

이와같이 본 발명은 비트단위로 에러를 검출하지 않고 바이트단위로 데이타를 입력받아 병렬처리하여 에러를 검출함으로써 에러 검출시간을 단축하게되어 씨디-롬 드라이브의 고배속화를 이룰 수 있는 효과가 있게 된다.

Claims

소정시간마다 래치제어신호 및 제어클럭을 순차적으로 발생하여 출력하는 타이밍 제어부와, 바이트단위의 병렬데이타를 입력받아 상기 타이밍 제어부의 래치제어신호에 의해 이를 래치시켜 출력하는 래치부와, 상기 래치부의 출력 데이타 및 플립플롭부의 출력을 인가받아 배타적 논리합을 행하여 출력하는 논리부와, 상기 논리부의 출력을 입력받아 상기 타이밍 제어부의 제어클럭에 의해 이를 출력하는 상기 플립플롭부와, 상기 플립플롭부의 출력을 인가받아 노아연산함으로써 에러유무를 판단하는 신호를 출력하는 노아부로 구성하여 된 것을 특징으로 하는 씨디-롬 드라이버의 에러 검출장치.
제1항에 있어서, 래치부는 4바이트의 병렬데이타의 첫번째 바이트를 제1래치 제어신호에 의해 래치시켜 출력하는 제1래치와, 4바이트의 병렬데이타의 두번째 바이트를 제2래치제어신호에 의해 래치시켜 출력하는 제2래치와, 4바이트의 병렬데이타의 세번째 바이트를 제3래치제어신호에 의해 래치시켜 출력하는 제3래치와, 4바이트의 병렬데이타의 네번째 바이트를 제4래치제어신호에 의해 래치시켜 출력하는 제4래치로 구성하여 된 것을 특징으로 하는 씨디-롬 드라이버의 에러 검출장치.
제1항에 있어서, 타이밍 제어부는 래치부에 입력되는 바이트단위의 데이타의 1바이트마다 순차적으로 래치제어신호를 발생하는 것을 특징으로 하는 씨디-롬 드라이버의 에러 검출장치.
제1항과 제2항에 있어서, 타이밍 제어부의 제어신호는 래치제어신호가 순차적으로 발생된 다음에 제1래치제어신호가 다시 액티브되기전에 상승에지를 갖는 신호인 것을 특징으로 하는 씨디-롬 드라이버의 에러 검출장치.
제1항에 있어서, 노아부의 출력신호는 래치부에 입력되는 1블럭의 최종바이트 이후부터 유효한값인 것을 특징으로 하는 씨디-롬 드라이버의 에러 검출장치.