JPH0363093B2 - - Google Patents
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- JPH0363093B2 JPH0363093B2 JP57073138A JP7313882A JPH0363093B2 JP H0363093 B2 JPH0363093 B2 JP H0363093B2 JP 57073138 A JP57073138 A JP 57073138A JP 7313882 A JP7313882 A JP 7313882A JP H0363093 B2 JPH0363093 B2 JP H0363093B2
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- 238000010586 diagram Methods 0.000 description 17
- 230000007704 transition Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は誤り訂正符号化回路に関し、特に１個
のランダム・アクセス・メモリ（Random
Access Memory：RAM）を用いて構成される
符号化回路に関する。
のランダム・アクセス・メモリ（Random
Access Memory：RAM）を用いて構成される
符号化回路に関する。
磁気フアイル等のフアイル装置のデータ信頼性
を向上させるために多重バイト誤りを訂正するリ
ード・ソロモン（Reed−Solomon）符号が用い
られる。バイトは一般にｂビツトで表わされる。
ランダムなｒ重バイト誤りを訂正するリード・ソ
ロモン符号の生成多項式Ｇ（Ｘ）はＧ（Ｘ）＝（Ｘ＋
α0）（Ｘ＋α）（Ｘ＋α2）………（Ｘ＋α2r-1で表
わされ、これを展開したＧ（Ｘ）は一般に Ｇ(X)＝Xm＋Bn-1Xm-1＋Bn-2Xm-2＋…＋B1X1＋
B0 で表わされる。ここでｍ＝2rで、αは一般にガロ
ワ体GF（2b）の原始元であり、Bi（ｉ＝０、１、
２、……、ｍ−１）はGF（2b）の要素である。Ｇ
（Ｘ）を用いた符号化回路は通常、第１図のよう
にｍ個のバイト・レジスタ（バイト＝ｂビツト）、
ｍ個のBi乗算回路及びｍ個の排他的OR回路から
構成される。
を向上させるために多重バイト誤りを訂正するリ
ード・ソロモン（Reed−Solomon）符号が用い
られる。バイトは一般にｂビツトで表わされる。
ランダムなｒ重バイト誤りを訂正するリード・ソ
ロモン符号の生成多項式Ｇ（Ｘ）はＧ（Ｘ）＝（Ｘ＋
α0）（Ｘ＋α）（Ｘ＋α2）………（Ｘ＋α2r-1で表
わされ、これを展開したＧ（Ｘ）は一般に Ｇ(X)＝Xm＋Bn-1Xm-1＋Bn-2Xm-2＋…＋B1X1＋
B0 で表わされる。ここでｍ＝2rで、αは一般にガロ
ワ体GF（2b）の原始元であり、Bi（ｉ＝０、１、
２、……、ｍ−１）はGF（2b）の要素である。Ｇ
（Ｘ）を用いた符号化回路は通常、第１図のよう
にｍ個のバイト・レジスタ（バイト＝ｂビツト）、
ｍ個のBi乗算回路及びｍ個の排他的OR回路から
構成される。
第１図は従来の符号化回路のブロツク図を示す
ものであり、図においてa0，a1，……an-1はそれ
ぞれバイト・レジスタ（ｂビツト・レジスタ）
b0，b1……，bn-1はそれぞれB0、B1、……、
Bn-1除算回路、C0，C1，……，Cn-1はそれぞれ
OR回路である。第１図の符号化回路において、
バイト・レジスタa0，a1，……，an-1の現在の状
態（チエツク・バイトの現在の状態）をA0、A1、
……、An-2、An-1、入力データバイトをＤとす
ると、バイト・レジスタの次の状態（チエツクバ
イトの次の時刻の状態）A′0、A′1、……、A′n-1
は次式(1)で表わされる。（ここで、Ai、A′iはｉ番
目のチエツクバイト、は排他的ORを示す。） A′0＝B0（An-1Ｄ） A′1＝A0B1（An-1Ｄ） 〓 〓 〓 〓 〓 〓 A′k＝Ak-1BK-1（An-1Ｄ） 〓 〓 〓 〓 〓 〓 A′n-1＝An-2Bn-1（An-1Ｄ） (1) 以上の状態遷移は、第１図におけるｍ個のバイ
ト・レジスタa0，a1，……，an-1に同一（共通）
のクロツク・パルスを加えることによつて行なわ
れる。すなわち、チエツクバイトの現在の状態
A0、A1、……、An-1から次の状態A′0、A′1、…
…、A′n-1への遷移は同時に並列的に行なれる。
ものであり、図においてa0，a1，……an-1はそれ
ぞれバイト・レジスタ（ｂビツト・レジスタ）
b0，b1……，bn-1はそれぞれB0、B1、……、
Bn-1除算回路、C0，C1，……，Cn-1はそれぞれ
OR回路である。第１図の符号化回路において、
バイト・レジスタa0，a1，……，an-1の現在の状
態（チエツク・バイトの現在の状態）をA0、A1、
……、An-2、An-1、入力データバイトをＤとす
ると、バイト・レジスタの次の状態（チエツクバ
イトの次の時刻の状態）A′0、A′1、……、A′n-1
は次式(1)で表わされる。（ここで、Ai、A′iはｉ番
目のチエツクバイト、は排他的ORを示す。） A′0＝B0（An-1Ｄ） A′1＝A0B1（An-1Ｄ） 〓 〓 〓 〓 〓 〓 A′k＝Ak-1BK-1（An-1Ｄ） 〓 〓 〓 〓 〓 〓 A′n-1＝An-2Bn-1（An-1Ｄ） (1) 以上の状態遷移は、第１図におけるｍ個のバイ
ト・レジスタa0，a1，……，an-1に同一（共通）
のクロツク・パルスを加えることによつて行なわ
れる。すなわち、チエツクバイトの現在の状態
A0、A1、……、An-1から次の状態A′0、A′1、…
…、A′n-1への遷移は同時に並列的に行なれる。
上記リード・ソロモン符号をｌ個インタリーブ
したインタリーブ符号の生成多項式Gl（Ｘ）はGl
（Ｘ）＝Ｇ（Xl）＝Xml＋B2t-1X(m-1)l＋B2t-2X(m-1)l
＋
……＋B1Xl＋B0で表わされる。インタリーブ符
号の符号化回路は第１図の符号化回路における各
バイト・レジスタをｌバイトのシフト・レジスタ
に置換えれば良い。
したインタリーブ符号の生成多項式Gl（Ｘ）はGl
（Ｘ）＝Ｇ（Xl）＝Xml＋B2t-1X(m-1)l＋B2t-2X(m-1)l
＋
……＋B1Xl＋B0で表わされる。インタリーブ符
号の符号化回路は第１図の符号化回路における各
バイト・レジスタをｌバイトのシフト・レジスタ
に置換えれば良い。
第２図はインタリーブ符号の符号化回路を示す
ブロツク図である。図において、d0，d1，……，
dn-1はそれぞれｌバイトのシフト・レジスタであ
る。長大なバースト誤りを訂正するためにはイン
タリーブ数ｌを大きくとる必要がある。このた
め、第２図のｌバイト・シフトレジスタd0，d1，
……，dn-1を通常のレジスタで構成するとｌの値
が大きい時は非常に多量なハードウエアが必要と
なる。この欠点を解消するためには、ｌバイト・
シフトレジスタの各々をランダム・アクセス・メ
モリ（RAM）で置換えれば良い。
ブロツク図である。図において、d0，d1，……，
dn-1はそれぞれｌバイトのシフト・レジスタであ
る。長大なバースト誤りを訂正するためにはイン
タリーブ数ｌを大きくとる必要がある。このた
め、第２図のｌバイト・シフトレジスタd0，d1，
……，dn-1を通常のレジスタで構成するとｌの値
が大きい時は非常に多量なハードウエアが必要と
なる。この欠点を解消するためには、ｌバイト・
シフトレジスタの各々をランダム・アクセス・メ
モリ（RAM）で置換えれば良い。
第３図はRAMを用いた従来の符号化回路を示
すブロツク図である。第３図においてRAM0，
RAM1，……，RAMn-1はそれぞれ容量ｌバイト
のRAMであり、e0，e1，……，en-1はそれぞれ
RAM出力のバツフア・レジスタである。第２図
及び第３図のインタリーブ符号の符号化回路の動
作は、第１図の基本符号化回路と同一である。
すブロツク図である。第３図においてRAM0，
RAM1，……，RAMn-1はそれぞれ容量ｌバイト
のRAMであり、e0，e1，……，en-1はそれぞれ
RAM出力のバツフア・レジスタである。第２図
及び第３図のインタリーブ符号の符号化回路の動
作は、第１図の基本符号化回路と同一である。
すなわち、インタリーブされたｌ個の符号の
個々の符号について見れば、式(1)に従つてｍ個の
チエツクバイトA′0、A′1、……、A′n-1が同時に
並列的に生成される。さらに詳しく云えば、イン
タリーブ符号ではｌ個の符号をそれぞれｍ個のチ
エツクバイトがあり、全体ではｍ・ｌ個のチエツ
クバイトがある。ｍ・ｌ個のチエツクバイトを
A01、A11、A21、……、A(n-1)1，A02、A12、A22、
……、A(n-1)2、……、A0l、A1l、A2l、……、
A(n-1)lとする。ここで、Aijはｊ番目の符号のｉ
番目のチエツクバイトである。第２図、第３図の
インタリーブ符号化回路ではｊ番目の符号のｍ個
のチエツクバイトの現在の状態A0j、A1j、A2j、
……、A(n-1)jから次の時刻の状態A′0j、A′1j、
A′2j、……、A′(n-1)jへの遷移は、同時に平列的に
行なわれる。
個々の符号について見れば、式(1)に従つてｍ個の
チエツクバイトA′0、A′1、……、A′n-1が同時に
並列的に生成される。さらに詳しく云えば、イン
タリーブ符号ではｌ個の符号をそれぞれｍ個のチ
エツクバイトがあり、全体ではｍ・ｌ個のチエツ
クバイトがある。ｍ・ｌ個のチエツクバイトを
A01、A11、A21、……、A(n-1)1，A02、A12、A22、
……、A(n-1)2、……、A0l、A1l、A2l、……、
A(n-1)lとする。ここで、Aijはｊ番目の符号のｉ
番目のチエツクバイトである。第２図、第３図の
インタリーブ符号化回路ではｊ番目の符号のｍ個
のチエツクバイトの現在の状態A0j、A1j、A2j、
……、A(n-1)jから次の時刻の状態A′0j、A′1j、
A′2j、……、A′(n-1)jへの遷移は、同時に平列的に
行なわれる。
しかしながら、第３図の符号化回路はｌバイ
ト・シフトレジスタの各々をRAMに置き換えた
だけなので回路量はあまり減少していない。回路
量をさらに減らすためには第２図のｍ個のｌバイ
ト・シフトレジスタを１個のRAMチツプ（容量
ｍ×ｌバイト）で置き換えるのが望ましい。この
場合、RAMチツプの各アドレス・ロケーシヨン
にml個のチエツクバイト（現在の状態）A01、
A11、……、A(n-1)1、A02、A12、……、A(n-1)2、
……、A0l、A1l、……、A(n-1)lを格納する。
RAMチツプの入力ポート、出力ポートは１個し
かないからｊ番目の符号のｍ個のチエツクバイト
（現在の状態）A0j、A1j、……、A(n-1)jから次の
時刻の状態A′0j、A′1j、……、A′(n-1)jへの遷移は
並列的に行うことができない。すなわち、RAM
からA0j、A1j、A2j、……、A(n-1)jを順次、直列
的に読み出すと同時にA′0j、A′1j、A′2j、……、
A′(n-1)jを順次、直列的に生成しRAMに書込む必
要がある。１個のチエツクバイトA′0jの生成に少
なくともひとつのメモリ・アドレス・サイクルが
必要であるから、ｍ個のチエツクバイトA′0j，
A′1j，……，A′(n-1)jの生成には少なくともｍサイ
クルのメモリ・アドレス・サイクルが必要であ
る。いま、チエツクバイトAiをRAMの特定アド
レス・ロケーシヨン（例えばロケーシヨンｉ）に
常に固定的に格納するものと仮定する。すなわち
現在のチエツクバイトAiと次の時刻の状態A′iは
常に同一アドレス・ロケーシヨンｉに格納される
ものとする。ここで、式(1)よりA′i＝Ai-1Bi
（An-1Ｄ）であるからA′iを生成するためにはあ
らかじめAi-1（ロケーシヨン〔ｉ−１〕に格納さ
れている）とAn-1（ロケーシヨン〔ｍ−１〕に格
納されている）をRAMから読み出しておき、生
成されたA′iをアドレス・ロケーシヨンｉに書込
む必要がある。特にAn-1は全てのチエツクバイ
トAi（ｉ＝０、１、……、ｍ−１）の生成に必要
であるからAn-1を最初にRAMから読み出し外部
レジスタにセツトしておく必要がある。ここで、
An-1を最初に読み出した時点ではAn-2はまだ読
み出されていないからA′n-1（＝An-2Bn-1
（An-1Ｄ））を生成することはできない。
ト・シフトレジスタの各々をRAMに置き換えた
だけなので回路量はあまり減少していない。回路
量をさらに減らすためには第２図のｍ個のｌバイ
ト・シフトレジスタを１個のRAMチツプ（容量
ｍ×ｌバイト）で置き換えるのが望ましい。この
場合、RAMチツプの各アドレス・ロケーシヨン
にml個のチエツクバイト（現在の状態）A01、
A11、……、A(n-1)1、A02、A12、……、A(n-1)2、
……、A0l、A1l、……、A(n-1)lを格納する。
RAMチツプの入力ポート、出力ポートは１個し
かないからｊ番目の符号のｍ個のチエツクバイト
（現在の状態）A0j、A1j、……、A(n-1)jから次の
時刻の状態A′0j、A′1j、……、A′(n-1)jへの遷移は
並列的に行うことができない。すなわち、RAM
からA0j、A1j、A2j、……、A(n-1)jを順次、直列
的に読み出すと同時にA′0j、A′1j、A′2j、……、
A′(n-1)jを順次、直列的に生成しRAMに書込む必
要がある。１個のチエツクバイトA′0jの生成に少
なくともひとつのメモリ・アドレス・サイクルが
必要であるから、ｍ個のチエツクバイトA′0j，
A′1j，……，A′(n-1)jの生成には少なくともｍサイ
クルのメモリ・アドレス・サイクルが必要であ
る。いま、チエツクバイトAiをRAMの特定アド
レス・ロケーシヨン（例えばロケーシヨンｉ）に
常に固定的に格納するものと仮定する。すなわち
現在のチエツクバイトAiと次の時刻の状態A′iは
常に同一アドレス・ロケーシヨンｉに格納される
ものとする。ここで、式(1)よりA′i＝Ai-1Bi
（An-1Ｄ）であるからA′iを生成するためにはあ
らかじめAi-1（ロケーシヨン〔ｉ−１〕に格納さ
れている）とAn-1（ロケーシヨン〔ｍ−１〕に格
納されている）をRAMから読み出しておき、生
成されたA′iをアドレス・ロケーシヨンｉに書込
む必要がある。特にAn-1は全てのチエツクバイ
トAi（ｉ＝０、１、……、ｍ−１）の生成に必要
であるからAn-1を最初にRAMから読み出し外部
レジスタにセツトしておく必要がある。ここで、
An-1を最初に読み出した時点ではAn-2はまだ読
み出されていないからA′n-1（＝An-2Bn-1
（An-1Ｄ））を生成することはできない。
以上の理由から、チエツクバイトAiをRAMの
アドレス・ロケーシヨンｉに常に固定的に格納す
る方法では、ひとつのチエツクバイトAiをひとつ
のメモリ・アドレス・サイクルで生成できない。
従つてチエツクバイトA0、A1、……、An-1を
RAMから読み出し、同時に次の状態A′0、A′1、
……、A′n-1を生成しRAMに書き込むサイクル
をｍサイクルのメモリ・アドレス・サイクルで完
了できないことになる。
アドレス・ロケーシヨンｉに常に固定的に格納す
る方法では、ひとつのチエツクバイトAiをひとつ
のメモリ・アドレス・サイクルで生成できない。
従つてチエツクバイトA0、A1、……、An-1を
RAMから読み出し、同時に次の状態A′0、A′1、
……、A′n-1を生成しRAMに書き込むサイクル
をｍサイクルのメモリ・アドレス・サイクルで完
了できないことになる。
本発明の目的はチエツクバイトA0、A1、……、
An-1をRAMから読み出し同時に次の状態A′0、
A′1、……、A′n-1を生成しRAMに書き込むサイ
クルをｍサイクルのメモリ・アドレス・サイクル
で実行できる符号化回路を提供することにある。
An-1をRAMから読み出し同時に次の状態A′0、
A′1、……、A′n-1を生成しRAMに書き込むサイ
クルをｍサイクルのメモリ・アドレス・サイクル
で実行できる符号化回路を提供することにある。
本発明の符号化回路はチエツクバイト生成式、
A′0＝B0（An-1Ｄ）
A′n-1＝An-2Bn-1（An-1Ｄ）
A′n-2＝An-3Bn-2（An-1Ｄ）
〓 〓
〓 〓
A′1＝A0B1（An-1Ｄ）
に従つてｍ個のチエツクバイトA′0、A′n-1、
A′n-2、………、A′1を順次、直列的に生成する符
号化回路であつてて、（ここで、A0、A1、……、
An-1はチエツクバイトの現在の状態、A′0、A′1、
………、An-1はチエツクバイトの次の時刻の状
態、Ｄは入力データバイト、バイトはｂビツトを
表わす。）チエツクバイトA0、A1、……、An-1
を格納するひとつのランダム・アクセス・メモリ
（RAM）と、前記メモリからチエツクバイト
An-1、An-2、………、A1、A0をこの順（An-1が
最初で、A0が最後）に直列的に読み出すアドレ
ス・シーケンス発生回路と、メモリから最初に読
み出されるチエツクバイトAn-1を格納して保持
するレジスタと、チエツクバイトAiが読み出され
るメモリ・アドレス・サイクル期間内に前式に従
つてA′i+1を生成しメモリに書き込む回路とから
構成される符号化回路である。式(1)から分るよう
にチエツクバイトの次の時刻の状態A′0、A′1、…
…、A′n-1を生成するには現在のチエツクバイト
An-1を必要とし、RAMからチエツクバイトAn-1
を最初に読み出しレジスタに格納し保持しておく
必要がある。式(1)から分るようにAn-1を読み出
すメモリ・アドレス・サイクル内においてA′0＝
（＝B0（An-1Ｄ））を生成しメモリに書き込むこ
とができる。すなわち、An-1の読み出し、A′0の
生成、生成されたA′0のメモリへの書き込みから
成る一連の動作を同一メモリ・アドレス・サイク
ルで実行できる。（生成されたA′0′をAn-1が格納
されていたアドレス・ロケーシヨンに格納する。）
なお、詳細については後で説明する。
A′n-2、………、A′1を順次、直列的に生成する符
号化回路であつてて、（ここで、A0、A1、……、
An-1はチエツクバイトの現在の状態、A′0、A′1、
………、An-1はチエツクバイトの次の時刻の状
態、Ｄは入力データバイト、バイトはｂビツトを
表わす。）チエツクバイトA0、A1、……、An-1
を格納するひとつのランダム・アクセス・メモリ
（RAM）と、前記メモリからチエツクバイト
An-1、An-2、………、A1、A0をこの順（An-1が
最初で、A0が最後）に直列的に読み出すアドレ
ス・シーケンス発生回路と、メモリから最初に読
み出されるチエツクバイトAn-1を格納して保持
するレジスタと、チエツクバイトAiが読み出され
るメモリ・アドレス・サイクル期間内に前式に従
つてA′i+1を生成しメモリに書き込む回路とから
構成される符号化回路である。式(1)から分るよう
にチエツクバイトの次の時刻の状態A′0、A′1、…
…、A′n-1を生成するには現在のチエツクバイト
An-1を必要とし、RAMからチエツクバイトAn-1
を最初に読み出しレジスタに格納し保持しておく
必要がある。式(1)から分るようにAn-1を読み出
すメモリ・アドレス・サイクル内においてA′0＝
（＝B0（An-1Ｄ））を生成しメモリに書き込むこ
とができる。すなわち、An-1の読み出し、A′0の
生成、生成されたA′0のメモリへの書き込みから
成る一連の動作を同一メモリ・アドレス・サイク
ルで実行できる。（生成されたA′0′をAn-1が格納
されていたアドレス・ロケーシヨンに格納する。）
なお、詳細については後で説明する。
次にAn-2を読み出すメモリ・アドレス・サイ
クルにおいてA′n-1（＝An-2Bn-1（An-1Ｄ））
を生成しメモリに書き込むことができる。すなわ
ち、An-2の読み出し、A′n-1の生成、A′n-1の書
き込みを同一メモリ・アドレス・サイクルで実行
できる。（生成されたA′n-1はAn-2が格納されて
いたアドレス・ロケーシヨンに格納される。）同
様にAK-1の読み出し、A′Kの生成、A′Kの書き込
み動作をひとつのメモリ・アドレス・サイクルで
実行できる。
クルにおいてA′n-1（＝An-2Bn-1（An-1Ｄ））
を生成しメモリに書き込むことができる。すなわ
ち、An-2の読み出し、A′n-1の生成、A′n-1の書
き込みを同一メモリ・アドレス・サイクルで実行
できる。（生成されたA′n-1はAn-2が格納されて
いたアドレス・ロケーシヨンに格納される。）同
様にAK-1の読み出し、A′Kの生成、A′Kの書き込
み動作をひとつのメモリ・アドレス・サイクルで
実行できる。
以上のように、An-1、An-2、……、A1、A0が
格納されていたアドレス・ロケーシヨンに生成さ
れたA′0、A′n-1、……、A′2、A′1をそれぞれ格納
（書込む）アドレス方法を取れば、ひとつのメモ
リ・アドレス・サイクル内でAK-1の読み出し、
A′Kの生成、A′Kの書込みを実行できる。すなわ
ち、ｍ個のチエツクバイトA0、A1、……、An-1
の読み出しと次の時刻の状態A′0、A′1、……、
A′n-1の生成及びメモリへの書込みをｍサイクル
のメモリ・アドレス・サイクルで完了できる。
格納されていたアドレス・ロケーシヨンに生成さ
れたA′0、A′n-1、……、A′2、A′1をそれぞれ格納
（書込む）アドレス方法を取れば、ひとつのメモ
リ・アドレス・サイクル内でAK-1の読み出し、
A′Kの生成、A′Kの書込みを実行できる。すなわ
ち、ｍ個のチエツクバイトA0、A1、……、An-1
の読み出しと次の時刻の状態A′0、A′1、……、
A′n-1の生成及びメモリへの書込みをｍサイクル
のメモリ・アドレス・サイクルで完了できる。
以下においてｍ＝４の場合について更に詳しく
説明する。
説明する。
時刻ｔにおけるチエツクバイトAi（ｉ＝０、１、
２、３）の状態をAi（ｔ）とし、時刻ｔの入力デ
ータバイトをＤ（ｔ）と表わすと時刻ｔ＋１にお
けるAiの状態Ai（ｔ＋１）は次式(2)で生成される。
２、３）の状態をAi（ｔ）とし、時刻ｔの入力デ
ータバイトをＤ（ｔ）と表わすと時刻ｔ＋１にお
けるAiの状態Ai（ｔ＋１）は次式(2)で生成される。
A0＝（ｔ＋１）＝B0（A3（ｔ）Ｄ（ｔ
）） A3（ｔ＋１）＝A2（ｔ）B3（A3（ｔ）Ｄ（ｔ）） A2（ｔ＋１）＝A1（ｔ）B2（A3（ｔ）Ｄ（ｔ）） A2（ｔ＋１）＝A1（ｔ）B2（A3（ｔ）Ｄ（ｔ）） A1（ｔ＋１）＝A0（ｔ）B1（A3（ｔ）Ｄ（ｔ））(2
) 第４図は本発明の原理を説明するための図であ
り、図のように時刻ｔ＝０ではRAMのアドレ
ス・ロケーシヨン０、１、２、３にそれぞれA3
（０）、A2（０）、A1（０）、A0（０）が格納されて
いるとする。A3（０）、A2（０）、A1（０）、A0（０）
から式(2)に従つてそれぞれA0(1)、A3(1)、A2(1)、
A1(1)、が生成され同アドレス・ロケーシヨンに
格納される。すなわち、A3（０）からA0(1)が生成
され、生成されたA0(1)はA3（０）のアドレス・ロ
ケーシヨンに格納される。同様にAi（０）から
Ai-1(1)が生成され、生成されたAi-1(1)はAi（０）
のアドレス・ロケーシヨンに格納される。（ここ
で、ｉ＝２、１、０）。
）） A3（ｔ＋１）＝A2（ｔ）B3（A3（ｔ）Ｄ（ｔ）） A2（ｔ＋１）＝A1（ｔ）B2（A3（ｔ）Ｄ（ｔ）） A2（ｔ＋１）＝A1（ｔ）B2（A3（ｔ）Ｄ（ｔ）） A1（ｔ＋１）＝A0（ｔ）B1（A3（ｔ）Ｄ（ｔ））(2
) 第４図は本発明の原理を説明するための図であ
り、図のように時刻ｔ＝０ではRAMのアドレ
ス・ロケーシヨン０、１、２、３にそれぞれA3
（０）、A2（０）、A1（０）、A0（０）が格納されて
いるとする。A3（０）、A2（０）、A1（０）、A0（０）
から式(2)に従つてそれぞれA0(1)、A3(1)、A2(1)、
A1(1)、が生成され同アドレス・ロケーシヨンに
格納される。すなわち、A3（０）からA0(1)が生成
され、生成されたA0(1)はA3（０）のアドレス・ロ
ケーシヨンに格納される。同様にAi（０）から
Ai-1(1)が生成され、生成されたAi-1(1)はAi（０）
のアドレス・ロケーシヨンに格納される。（ここ
で、ｉ＝２、１、０）。
従つて第４図のように時刻ｔ＝１ではアドレ
ス・ロケーシヨン０、１、２、３にそれぞれA0
(1)、A3(1)、A2(1)、A1(1)が格納され、時刻ｔ＝２
ではアドレス・ロケーシヨン０、１、２、３にそ
れぞれA1(2)、A0(2)、A3(2)、A2(2)が格納される。
従つて、A3の格納されるロケーシヨンは時刻と
ともに０→１→２→３→０→１→………のように
変化する。又、A2の格納されるロケーシヨンは
１→２→３→０→１→２のように変化する。A1、
A0の格納されるロケーシヨンも同様に変化する。
各時刻においてA3を最初に読み出さなければな
らないから、RAMのアドレス・シーケンスを第
５図のように変化させる必要がある。すなわち、
時刻ｔ＝０ではアドレス・シーケンスは0123、時
刻ｔ＝１では1230、時刻ｔ＝２では2301、等であ
る。
ス・ロケーシヨン０、１、２、３にそれぞれA0
(1)、A3(1)、A2(1)、A1(1)が格納され、時刻ｔ＝２
ではアドレス・ロケーシヨン０、１、２、３にそ
れぞれA1(2)、A0(2)、A3(2)、A2(2)が格納される。
従つて、A3の格納されるロケーシヨンは時刻と
ともに０→１→２→３→０→１→………のように
変化する。又、A2の格納されるロケーシヨンは
１→２→３→０→１→２のように変化する。A1、
A0の格納されるロケーシヨンも同様に変化する。
各時刻においてA3を最初に読み出さなければな
らないから、RAMのアドレス・シーケンスを第
５図のように変化させる必要がある。すなわち、
時刻ｔ＝０ではアドレス・シーケンスは0123、時
刻ｔ＝１では1230、時刻ｔ＝２では2301、等であ
る。
以上のアドレス・シーケンスをとれば、どの時
刻ｔにおいてもRAMからはA3（ｔ）、A2（ｔ）、
A1（ｔ）、A0（ｔ）がこの順次に読み出される。
A3（ｔ）が読み出されるメモリ・アドレス・サイ
クルにおいてA0（ｔ＋１）が生成されメモリに書
き込まれる。同様Ai（ｔ）（ｉ＝２、１、０）が読
み出されるメモリ・アドレス・サイクルにおいて
Ai-1（ｔ＋１）が生成されメモリに書き込まれる。
すなわち、Ai（ｔ）の読み出し、Ai-1（ｔ＋１）の
生成、Ai-1（ｔ＋１）の書き込みが同一アドレ
ス・サイクルで実行される。従つて、A3（ｔ）、
A2（ｔ）、A1（ｔ）、A0（ｔ）の読み出しとA0（ｔ＋
１）、A3（ｔ＋１）、A2（ｔ＋１）、A1（ｔ＋１）の
生成及び書込みが４サイクルのメモリ・アドレ
ス・サイクルで終了する。
刻ｔにおいてもRAMからはA3（ｔ）、A2（ｔ）、
A1（ｔ）、A0（ｔ）がこの順次に読み出される。
A3（ｔ）が読み出されるメモリ・アドレス・サイ
クルにおいてA0（ｔ＋１）が生成されメモリに書
き込まれる。同様Ai（ｔ）（ｉ＝２、１、０）が読
み出されるメモリ・アドレス・サイクルにおいて
Ai-1（ｔ＋１）が生成されメモリに書き込まれる。
すなわち、Ai（ｔ）の読み出し、Ai-1（ｔ＋１）の
生成、Ai-1（ｔ＋１）の書き込みが同一アドレ
ス・サイクルで実行される。従つて、A3（ｔ）、
A2（ｔ）、A1（ｔ）、A0（ｔ）の読み出しとA0（ｔ＋
１）、A3（ｔ＋１）、A2（ｔ＋１）、A1（ｔ＋１）の
生成及び書込みが４サイクルのメモリ・アドレ
ス・サイクルで終了する。
第６図Ａは第５図に示されるアドレス・シーケ
ンス発生回路のブロツク図である。第６図Ａのア
ドレス・シーケンス発生回路において回路１００
は４ビツトのバイナリ・カウンタ、回路１０１は
通常の２ビツトの全加算器である。
ンス発生回路のブロツク図である。第６図Ａのア
ドレス・シーケンス発生回路において回路１００
は４ビツトのバイナリ・カウンタ、回路１０１は
通常の２ビツトの全加算器である。
第６図Ｂは第６図Ａの発生器の動作を説明する
ための図であり、カウンタ１００の上位２ビツト
a2a3、下位２ビツトa0a1のシーケンスと、a2a3と
a0a3との加算結果c0c1のシーケンスを表わしてい
る。図のようにc0c1のシーケンスは第５図のアド
レス・シーケンスと一致し、第６図Ａの発生回路
が所望のアドレス・シーケンスを発生できること
が分る。
ための図であり、カウンタ１００の上位２ビツト
a2a3、下位２ビツトa0a1のシーケンスと、a2a3と
a0a3との加算結果c0c1のシーケンスを表わしてい
る。図のようにc0c1のシーケンスは第５図のアド
レス・シーケンスと一致し、第６図Ａの発生回路
が所望のアドレス・シーケンスを発生できること
が分る。
第７図は以上の原理を用いた本発明の符号化回
路の一実施例を示すブロツク図である。図におい
て４ビツト・カウンタ１００と２ビツト全加算器
１０１は前記アドレス・シーケンス発生回路を構
成する。回路１０２はRAM（ランダム・アクセ
ス・メモリ）、１０３及び１０４はバイト・レジ
スタ、１０５及び１０６は排他的OR回路、回路
１０７はBi（ｉ＝０、１、２、３）乗算回路であ
る。
路の一実施例を示すブロツク図である。図におい
て４ビツト・カウンタ１００と２ビツト全加算器
１０１は前記アドレス・シーケンス発生回路を構
成する。回路１０２はRAM（ランダム・アクセ
ス・メモリ）、１０３及び１０４はバイト・レジ
スタ、１０５及び１０６は排他的OR回路、回路
１０７はBi（ｉ＝０、１、２、３）乗算回路であ
る。
第８図は第７図の符号化回路の動作を説明する
ためのタイミングチヤートである。第８図のよう
に時刻ｔ＝０においてデータバイトＤが入力して
おり、カウンタ１００の下位ビツト（a0a1）のカ
ウント値が０、１、２、３の時刻にメモリ１０２
からチエツクバイトA3、A2、A1、A0がそれぞれ
出力される。又、レジスタ１０４にはメモリから
読み出されたA3がセツトされｔ＝０の全期間保
持される。第８図のようにレジスタ１０３は前記
カウンタ１００の下位ビツト（a0a1）のカウント
値が０の期間リセツトされ、カウント値が１、
２、３の期間にA2、A1、A0がそれぞれセツトさ
れる。回路１０７は排他的OR回路１０５の出力
信号A3ＤにB0、B3、B2、B1をそれぞれ乗算し
て出力する回路である。すなわち、カウンタ１０
０の下位ビツト（a0a1）のカウント値が０、１、
２、３の時にそれぞれB0（A3Ｄ）、B3（A3
Ｄ）、B2（A3Ｄ）が回路１０７から出力される。
従つて、カウンタ１００の下位ビツト（a0a1）の
カウント値が０、１、２、３の時に排他的OR回
路１０６からA′0＝B0（A3Ｄ）、A3＝A2B3
（A3Ｄ）、A′2＝A1B2（A3Ｄ）、A′1＝A0Ｂ
（A3Ｄ）がそれぞれ出力され、メモリ１０２に
書き込まれる。
ためのタイミングチヤートである。第８図のよう
に時刻ｔ＝０においてデータバイトＤが入力して
おり、カウンタ１００の下位ビツト（a0a1）のカ
ウント値が０、１、２、３の時刻にメモリ１０２
からチエツクバイトA3、A2、A1、A0がそれぞれ
出力される。又、レジスタ１０４にはメモリから
読み出されたA3がセツトされｔ＝０の全期間保
持される。第８図のようにレジスタ１０３は前記
カウンタ１００の下位ビツト（a0a1）のカウント
値が０の期間リセツトされ、カウント値が１、
２、３の期間にA2、A1、A0がそれぞれセツトさ
れる。回路１０７は排他的OR回路１０５の出力
信号A3ＤにB0、B3、B2、B1をそれぞれ乗算し
て出力する回路である。すなわち、カウンタ１０
０の下位ビツト（a0a1）のカウント値が０、１、
２、３の時にそれぞれB0（A3Ｄ）、B3（A3
Ｄ）、B2（A3Ｄ）が回路１０７から出力される。
従つて、カウンタ１００の下位ビツト（a0a1）の
カウント値が０、１、２、３の時に排他的OR回
路１０６からA′0＝B0（A3Ｄ）、A3＝A2B3
（A3Ｄ）、A′2＝A1B2（A3Ｄ）、A′1＝A0Ｂ
（A3Ｄ）がそれぞれ出力され、メモリ１０２に
書き込まれる。
第９図はｌ個の符号をインタリーブしたインタ
リーブ符号の符号化回路のメモリ・アドレス・シ
ーケンス発生回路を示す。図のようにＬビツトの
カウンタ２００、２ビツトカウンタ２０１及び２
ビツト全加算器２０２から構成される。ここでＬ
はＬ＝log2（4l）＝２＋log2lで決められる。例え
ば、ｌ＝４の場合はＬ＝４である。Ｌビツト・カ
ウンタ２００はMod（4l）のカウンタであり、２
ビツト・カウンタ２０１はＬビツト・カウンタ２
００のMod（4l）の桁上げ信号Ｃでカウント値を
増加する。アドレス・シーケンス発生回路の出力
信号c0c1a2a3……aL-1はメモリのアドレスに入力
する。
リーブ符号の符号化回路のメモリ・アドレス・シ
ーケンス発生回路を示す。図のようにＬビツトの
カウンタ２００、２ビツトカウンタ２０１及び２
ビツト全加算器２０２から構成される。ここでＬ
はＬ＝log2（4l）＝２＋log2lで決められる。例え
ば、ｌ＝４の場合はＬ＝４である。Ｌビツト・カ
ウンタ２００はMod（4l）のカウンタであり、２
ビツト・カウンタ２０１はＬビツト・カウンタ２
００のMod（4l）の桁上げ信号Ｃでカウント値を
増加する。アドレス・シーケンス発生回路の出力
信号c0c1a2a3……aL-1はメモリのアドレスに入力
する。
第１０図はインタリーブ数ｌがｌ＝４の場合の
カウンタ２００、カウンタ２０１、及びメモリ・
アドレス信号のカウント値の変化のタイミングを
示す図。
カウンタ２００、カウンタ２０１、及びメモリ・
アドレス信号のカウント値の変化のタイミングを
示す図。
以上のように本発明は４（＝ｍ）バイトのチエ
ツクバイト（インタリーブ符号の場合には4lバイ
トのチエツクバイト）を４サイクル（インタリー
ブ符号の場合には4lサイクル）のメモリ・アドレ
ス・サイクルで生成できる。一般のｍ及びｌの値
に対しても、ｍ・ｌサイクルのメモリ・アドレ
ス・サイクルでｍ・ｌバイトのチエツクバイトを
生成する符号化回路を構成できるので本発明の目
的を十分達成できる。
ツクバイト（インタリーブ符号の場合には4lバイ
トのチエツクバイト）を４サイクル（インタリー
ブ符号の場合には4lサイクル）のメモリ・アドレ
ス・サイクルで生成できる。一般のｍ及びｌの値
に対しても、ｍ・ｌサイクルのメモリ・アドレ
ス・サイクルでｍ・ｌバイトのチエツクバイトを
生成する符号化回路を構成できるので本発明の目
的を十分達成できる。
第１図は従来の符号化回路のブロツク図、第２
図はインタリーブ符号の従来の符号化回路のブロ
ツク図、第３図はランダム・アクセス・メモリを
用いた従来の符号化回路のブロツク図、第４図は
本発明の原理を説明する図、第５図は本発明で用
いられるメモリ・アドレス・シーケンスのタイミ
ングチヤートの一例を示す図、第６図Ａ，Ｂはメ
モリ・アドレス・シーケンス発生回路の一実施例
を示すブロツク図とタイミング・チヤートを示す
図、第７図は本発明の一実施例を示すブロツク
図、第８図は第７図の実施例の動作を説明するた
めのタイミング・チヤート、第９図はインタリー
ブ符号の場合のメモリ・アドレス・シーケンス発
生回路のブロツク図、第１０図はインタリーブ数
が４の場合のメモリ・アドレス・シーケンス発生
回路のタイミング・チヤートである。 図において、１００はカウンタ、１０１は２ビ
ツト全加算器、１０２はRAM、１０３，１０４
はバイト・レジスタ、１０５，１０６は排他的
OR回路、１０７はBi乗算回路をそれぞれ示す。
図はインタリーブ符号の従来の符号化回路のブロ
ツク図、第３図はランダム・アクセス・メモリを
用いた従来の符号化回路のブロツク図、第４図は
本発明の原理を説明する図、第５図は本発明で用
いられるメモリ・アドレス・シーケンスのタイミ
ングチヤートの一例を示す図、第６図Ａ，Ｂはメ
モリ・アドレス・シーケンス発生回路の一実施例
を示すブロツク図とタイミング・チヤートを示す
図、第７図は本発明の一実施例を示すブロツク
図、第８図は第７図の実施例の動作を説明するた
めのタイミング・チヤート、第９図はインタリー
ブ符号の場合のメモリ・アドレス・シーケンス発
生回路のブロツク図、第１０図はインタリーブ数
が４の場合のメモリ・アドレス・シーケンス発生
回路のタイミング・チヤートである。 図において、１００はカウンタ、１０１は２ビ
ツト全加算器、１０２はRAM、１０３，１０４
はバイト・レジスタ、１０５，１０６は排他的
OR回路、１０７はBi乗算回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 生成多項式Ｇ（Ｘ）＝Xm＋Bn-1Xm-1＋Bn-2
Xm-2＋………＋B1X＋B0の係数Bi（Biはガロワ体
GF（2b）の要素）によつて規定されるチエツクバ
イト生成式、 A′0＝B0（An-1Ｄ） A′n-1＝An-2Bn-1（An-1Ｄ） A′n-2＝An-3Bn-2（An-1Ｄ） 〓 〓 〓 〓 A′1＝A0B1（An-1Ｄ） に従つてｍ個のチエツクバイトA′0、A′n-1、
A′n-2、………、A′1を順次、直列的に生成する符
号化回路において、（ここでA0、A1、……、
An-1はチエツクバイトの現在の状態、A′0、A′1、
………、An-1はチエツクバイトの次の時刻の状
態、Ｄは入力データバイト、バイトはｂビツト、
は排他的ORを表わす）チエツクバイトA0、
A1、……、An-1を格納するひとつのランダムア
クセス・メモリと、前記メモリからチエツクバイ
トAn-1、An-2、………、A1、A0をこの順（An-1
が最初でA0が最後）に直列的に読み出すアドレ
スシーケンス発生回路と、メモリから最初に読み
出されるチエツクバイトAn-1を格納して保持す
るレジスタと、チエツクバイトAiが読み出される
メモリ・アドレス・サイクル期間内に前式に従つ
てA′i+1（担しAi＝An-1の時はA′i+1＝A′0）を生成
するとともに生成されたA′i+1を前記メモリに書
き込む回路とから構成されることを特徴とする符
号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073138A JPS58191048A (ja) | 1982-04-30 | 1982-04-30 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073138A JPS58191048A (ja) | 1982-04-30 | 1982-04-30 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191048A JPS58191048A (ja) | 1983-11-08 |
| JPH0363093B2 true JPH0363093B2 (ja) | 1991-09-30 |
Family
ID=13509539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073138A Granted JPS58191048A (ja) | 1982-04-30 | 1982-04-30 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010021280A1 (ja) | 2008-08-18 | 2010-02-25 | 日本電信電話株式会社 | ベクトル合成型移相器、光トランシーバおよび制御回路 |
| WO2010067644A1 (ja) | 2008-12-09 | 2010-06-17 | 日本電信電話株式会社 | 電圧発生器、制御回路、ベクトル合成型移相器および光トランシーバ |
-
1982
- 1982-04-30 JP JP57073138A patent/JPS58191048A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010021280A1 (ja) | 2008-08-18 | 2010-02-25 | 日本電信電話株式会社 | ベクトル合成型移相器、光トランシーバおよび制御回路 |
| WO2010067644A1 (ja) | 2008-12-09 | 2010-06-17 | 日本電信電話株式会社 | 電圧発生器、制御回路、ベクトル合成型移相器および光トランシーバ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58191048A (ja) | 1983-11-08 |
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