JPS58191048A - 符号化回路 - Google Patents
符号化回路Info
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- JPS58191048A JPS58191048A JP57073138A JP7313882A JPS58191048A JP S58191048 A JPS58191048 A JP S58191048A JP 57073138 A JP57073138 A JP 57073138A JP 7313882 A JP7313882 A JP 7313882A JP S58191048 A JPS58191048 A JP S58191048A
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- Japan
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- check
- memory
- circuit
- bytes
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誤り訂正符号化回路に関し、特に１個のランダ
ム・アクセス・メモリ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅ＋ｎｏｒｙ ： ＲＡＭ）を用いて構成される符号
化回路に関する。
ム・アクセス・メモリ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅ＋ｎｏｒｙ ： ＲＡＭ）を用いて構成される符号
化回路に関する。
低気ファイル等のファイル装置のデータ信頼性−ド・ソ
ロモン（＆ｅｄ −８ｏ１ｏｍｏｎ ）符号が柑イらｎ
る。バイトは一般にｂビットで衆わされる。ランダムな
ｒ重バイト誤りを訂正するリード・ソロモン符号の生成
多項式Ｇ〜はＧ〜−（Ｘ十α０）（Ｘ＋α）（Ｘ十α２
）・・・・・・・・・（Ｘ＋α２′１）で表わされ、こ
れを展開したＧ（Ｘ）は一般にＧＱ ＝ Ｘ”十Ｂ−−
１Ｘ−−’＋ Ｂ−−２Ｘ”−”＋−−−−・−＋ Ｈ
□Ｘ’ ＋ｎ。
ロモン（＆ｅｄ −８ｏ１ｏｍｏｎ ）符号が柑イらｎ
る。バイトは一般にｂビットで衆わされる。ランダムな
ｒ重バイト誤りを訂正するリード・ソロモン符号の生成
多項式Ｇ〜はＧ〜−（Ｘ十α０）（Ｘ＋α）（Ｘ十α２
）・・・・・・・・・（Ｘ＋α２′１）で表わされ、こ
れを展開したＧ（Ｘ）は一般にＧＱ ＝ Ｘ”十Ｂ−−
１Ｘ−−’＋ Ｂ−−２Ｘ”−”＋−−−−・−＋ Ｈ
□Ｘ’ ＋ｎ。
で表わされる。ここでｍ＝２ｒで、αは一般にガロワ体
ＧＦ（２ｋ）のｇ始元テアリ、Ｂ＝ （” ＝ ｕ 。
ＧＦ（２ｋ）のｇ始元テアリ、Ｂ＝ （” ＝ ｕ 。
１ 、２ 、 ・・・−、ｍ −１）はＧＦ（２ｂ）の
ｙ索テする。Ｇ〜を用いた符号化回路は通常、第１図の
ようにｍ個のバイト・レジスタ（バイト＝ｂビット入ｍ
個のＢ↓乗算回塾及びｍ個の併他的りル回路から構成さ
れる。
ｙ索テする。Ｇ〜を用いた符号化回路は通常、第１図の
ようにｍ個のバイト・レジスタ（バイト＝ｂビット入ｍ
個のＢ↓乗算回塾及びｍ個の併他的りル回路から構成さ
れる。
第１図は従来の符号化回路のブロック図を示すものであ
り、図においてａＱ、ａｌ、・・・・・・ｒａｍ−１は
それぞれバイト・レジスタ（ｂビット レジスタ）ｂ、
、ｂ□、・・・・・・ｓｂｍ−１はそれぞれｊ：１０，
１３．、・・・・・・。
り、図においてａＱ、ａｌ、・・・・・・ｒａｍ−１は
それぞれバイト・レジスタ（ｂビット レジスタ）ｂ、
、ｂ□、・・・・・・ｓｂｍ−１はそれぞれｊ：１０，
１３．、・・・・・・。
Ｂ、−□乗算回路、 Ｃ０，Ｃ□、・・・・・・Ｉ Ｃ
，、、−□はぞイＬぞれＯＲ回路である。第１図の符号
化回路ｌこおいて、状態（チェック・バイトの現在の状
態） ｆ ＡＯ−ＡＩ 。
，、、−□はぞイＬぞれＯＲ回路である。第１図の符号
化回路ｌこおいて、状態（チェック・バイトの現在の状
態） ｆ ＡＯ−ＡＩ 。
・・・・・・ｓ Ａｍ−２＋ Ａｍ ｚ ｒ人カデータ
バイトをＤとＴ６ξ、バイト・レジスタの次の状態（チ
ェックバイトの次の時刻の状態）Ａ′。ＩＡ’ １ ｔ
・・・・・・９Ａ′、、−１は次式（１）で表わされる
。（ここで、 ＡＬ、Ａ’ ４はふ番目Ｃフチニックバ
イト、■は排他的ＯＲを示す０）以上の状態遷移は、第
１図すこおけるｍ個のバイト・レジスタａ０．ａ１．・
・・・・・＊ａａ＋−１に同一（共通）のクロック・パ
ルスを加えることによって行なわれる。すなわち、チェ
ックバイトの現在の状態Ａ０．Ａ□、 −−−−・−、
Ａ、、−８ｙ）ｚら次の状＠Ａ’ｏ、Ａ’、、 ＋＋＋
ｍ−。
バイトをＤとＴ６ξ、バイト・レジスタの次の状態（チ
ェックバイトの次の時刻の状態）Ａ′。ＩＡ’ １ ｔ
・・・・・・９Ａ′、、−１は次式（１）で表わされる
。（ここで、 ＡＬ、Ａ’ ４はふ番目Ｃフチニックバ
イト、■は排他的ＯＲを示す０）以上の状態遷移は、第
１図すこおけるｍ個のバイト・レジスタａ０．ａ１．・
・・・・・＊ａａ＋−１に同一（共通）のクロック・パ
ルスを加えることによって行なわれる。すなわち、チェ
ックバイトの現在の状態Ａ０．Ａ□、 −−−−・−、
Ａ、、−８ｙ）ｚら次の状＠Ａ’ｏ、Ａ’、、 ＋＋＋
ｍ−。
Ａ’、 、への遷移は同時に並列的に行なわれる。
上記リード・ソロモン符号を２個インタリーブしたイン
タリーブ符号の生成多項式ＧｔＩ−Ｘ、はＧｔＯＱ＝
Ｇ（ＸＬ）＝ ＸＩＩ＋’＋８２．−１Ｘ’−−” ）
’＋８２ｔ−２Ｘ’−−”’＋・・・・・・＋ＢＩＸ’
十８０で表わされるつインタリーブ符号の符号化回路は
第１図の符号化回路における各バイト・レジスタｆｔバ
イトのシフト・レジスタ醗こ置換えｎば良い。
タリーブ符号の生成多項式ＧｔＩ−Ｘ、はＧｔＯＱ＝
Ｇ（ＸＬ）＝ ＸＩＩ＋’＋８２．−１Ｘ’−−” ）
’＋８２ｔ−２Ｘ’−−”’＋・・・・・・＋ＢＩＸ’
十８０で表わされるつインタリーブ符号の符号化回路は
第１図の符号化回路における各バイト・レジスタｆｔバ
イトのシフト・レジスタ醗こ置換えｎば良い。
Ｉ！２図はインタリーブ符号の符号化回路を示すブロッ
ク図である。図において、ｄ（＋＋ｄｌ＋・・・・・・
。
ク図である。図において、ｄ（＋＋ｄｌ＋・・・・・・
。
ｄ、−□はそｎぞｎｔバイトのシフト・レジスタである
。長大なバースト誤りを訂正するためにはインタリーブ
数ｔを大きくとる必妥がある。このため、第２図のｔバ
イト・シフトレジスタｄ０．ｄ□。
。長大なバースト誤りを訂正するためにはインタリーブ
数ｔを大きくとる必妥がある。このため、第２図のｔバ
イト・シフトレジスタｄ０．ｄ□。
・・・・・・ｔ ’ａｍ−□を通常のレジスタで構成す
るとｔの値が大きい時は非富に多波な）１−ドウエアが
必要となる。この欠点を解消するためには、ｔ”イト・
シフトレジスタの各々をランダム・アクセス・メモリ（
ＩＬＡＭ ）で［換えれば良い。
るとｔの値が大きい時は非富に多波な）１−ドウエアが
必要となる。この欠点を解消するためには、ｔ”イト・
シフトレジスタの各々をランダム・アクセス・メモリ（
ＩＬＡＭ ）で［換えれば良い。
ブロック図である。第３図においてＲＡＭ０． ＲＡＭ
１゜・・・・・・、 ＲＡＭ、ｌ、−□はそれぞれ’ｄ
ｔｔバイトのＲＡＭであり、ｅＯｒｅｌ ｔ ”” ・
・’ ｐ Ｃｍ−１ｆｌそれぞｎＲＡＭ出力のバッファ
・レジスタである。第２図及び第３図のインタリーブ符
号の符号化回路の動作は、第１図の基本符号化回路と同
一である。
１゜・・・・・・、 ＲＡＭ、ｌ、−□はそれぞれ’ｄ
ｔｔバイトのＲＡＭであり、ｅＯｒｅｌ ｔ ”” ・
・’ ｐ Ｃｍ−１ｆｌそれぞｎＲＡＭ出力のバッファ
・レジスタである。第２図及び第３図のインタリーブ符
号の符号化回路の動作は、第１図の基本符号化回路と同
一である。
すなわち、インタリーブされたｔ個の符号の個々の符号
について見れば、式（１）に従ってｍ個のチェックバイ
トＡ’。、Ａ／ 、 、・・・・・・、Ａ′−ユｉが同
時に並列的に生成される。さらに詳しく云えば、インタ
リーブ符号ではｔ個の符号それぞれにｍ個のチェックバ
イトがあり、全体ではｍ−１％のチェックバイｉがある
。ｍ−を個のチェックバイトをＡ０□。
について見れば、式（１）に従ってｍ個のチェックバイ
トＡ’。、Ａ／ 、 、・・・・・・、Ａ′−ユｉが同
時に並列的に生成される。さらに詳しく云えば、インタ
リーブ符号ではｔ個の符号それぞれにｍ個のチェックバ
イトがあり、全体ではｍ−１％のチェックバイｉがある
。ｍ−を個のチェックバイトをＡ０□。
Ａ、 、 、Ａ２□、・・・・・・、 Ａ（ｍ−□、□
、Ａ４２．Ａ、２．Ａ２□、 、、、 、、、 、、、
。
、Ａ４２．Ａ、２．Ａ２□、 、、、 、、、 、、、
。
Ａｔ 、、−１）３ｔ ’・・・＝ 、 Ａ６ｔ、Ａ１
１＋Ａ２４ｐ ・・・＝・、 Ａ（、、−１）７とする
。ここで、Ａりはｊ番目の符号のｉ一番目のチェックバ
イトである。第２図、第３図のインタリーブ符号化回路
ではｊ番目の符号のｍ個のチェックバイトの現在の状態
Ａ。７ ＋ Ａ１／ ｙ Ａ２／ ｌ・・・・・・。
１＋Ａ２４ｐ ・・・＝・、 Ａ（、、−１）７とする
。ここで、Ａりはｊ番目の符号のｉ一番目のチェックバ
イトである。第２図、第３図のインタリーブ符号化回路
ではｊ番目の符号のｍ個のチェックバイトの現在の状態
Ａ。７ ＋ Ａ１／ ｙ Ａ２／ ｌ・・・・・・。
・・・、 Ａ’ （ｔａ−ｓ ）／への遷移は、同時に
並列的に行なわれる。
並列的に行なわれる。
しかしながら、＠３図の符号化回路はｔバイトシフトレ
ジスタの各々をＭ繍こ置き換えただけなので回路量はあ
まり減少しでいない。回路量をさらに減うすためには第
２図のｍ個のｔバ１ト・シフトレジスタを１個のＲＡＭ
チップ（、ｆＩＩＩ Ｘ Ｌバイト）で置き換えるのが
望ましい。この場合、ＲＡＭチ、プの各アドレス・ロケ
ーションにｍｔｍのチェックバイト（現在の状態）Ａ０
□ｔ Ａ １□、・・・・・・。
ジスタの各々をＭ繍こ置き換えただけなので回路量はあ
まり減少しでいない。回路量をさらに減うすためには第
２図のｍ個のｔバ１ト・シフトレジスタを１個のＲＡＭ
チップ（、ｆＩＩＩ Ｘ Ｌバイト）で置き換えるのが
望ましい。この場合、ＲＡＭチ、プの各アドレス・ロケ
ーションにｍｔｍのチェックバイト（現在の状態）Ａ０
□ｔ Ａ １□、・・・・・・。
Ａ（ａ＋−１３１１人（１２ｔＡ１２＋ ”’ ”’
ｙ Ａ（ａ＋−１）２ｅ°°−＝ 、 Ａｏｔ。
ｙ Ａ（ａ＋−１）２ｅ°°−＝ 、 Ａｏｔ。
Ａ％ｔ、・・・・・・＋ Ａ＋ 、、、 ｌ ）ｔを格
納するＯＲＡＭチップの入力ボート、出力ボートはｆｊ
ｍシかないからｊ着目の符号のｍ個のチェックバイト（
現在の状態）Ａ、、、ＡＸ、、・・・・・・、Ａゆ−□
）／から次の時刻の状態Ａ′。、、Ａ／□ｊ、・・・・
・・、Ａ′９．、、−□Ｍへの遷移は並列的に行うこと
ができない。Ｔ７．１″わち、ＲＡＭ、”Ｉｔ）らＡＯ
／ ｔＡｓ／ ｌ Ａ２／ ｔ・・・・・・、Ａ、、、
ｌ−□）バ順次、″直列的に絖み出すと同時にＡ′。・
、Ａ′、Ａ′・・・・・・、Ａ′１．ＸＪ７を／、
１／ ２／’ 順次、直列的に生成しＲＡ繍こ蕾込む必狭がある。
納するＯＲＡＭチップの入力ボート、出力ボートはｆｊ
ｍシかないからｊ着目の符号のｍ個のチェックバイト（
現在の状態）Ａ、、、ＡＸ、、・・・・・・、Ａゆ−□
）／から次の時刻の状態Ａ′。、、Ａ／□ｊ、・・・・
・・、Ａ′９．、、−□Ｍへの遷移は並列的に行うこと
ができない。Ｔ７．１″わち、ＲＡＭ、”Ｉｔ）らＡＯ
／ ｔＡｓ／ ｌ Ａ２／ ｔ・・・・・・、Ａ、、、
ｌ−□）バ順次、″直列的に絖み出すと同時にＡ′。・
、Ａ′、Ａ′・・・・・・、Ａ′１．ＸＪ７を／、
１／ ２／’ 順次、直列的に生成しＲＡ繍こ蕾込む必狭がある。
ひとつのメモリ・アドレス・サイクルが必要であＡ′。
−１）／−の生成ζこは少なくともｍサイクルのメモリ
・アドレス・サイクルが必要である。いま、チェックバ
イトＡ、ｉＲＡＭの特定アドレス・ロケーション（例え
ばロケーションＬ）に常に固定的に格納するものと仮定
する。すなわち現在のチェックバイトＡＬと次の時刻の
状態ＡＬＧま常に同一アドレス・ロケーションル条こ格
納されるものとする。ここで、式（１）よりへ′シＴ＝
ＡＡ、 、−１ωＢ、（Ａ、、っ、■Ｄ）である７Ｊ）
らＡ’４を生成Ｔるためにはあらかじメ−Ａ、−１（ロ
ケーションＣＬ−１〕に格納されている）とＡ。−１（
ロケーション（ｍ−１）に格納さｎている）をＲＡＭか
ら読み出しておき、生成さζ１．たＡ′Ｌをアドレス・
ロケーションＬに書込む必要がある。特にＡ、１．−８
は全てのチェックバイトＡ、、（Ｌ＝０１ ｉ ｅ・−
−−−−ｙ ｍ−１）の生成に必要であるから入−□を
最初にＲＡＭから読※出し外部レジスタにセットしてお
く必要がある。ここで、Ａｌｆｌ−１を最初ｌこ絖み出
した時点ではＡ、−２ｔままだ読み出さｎていｆｊ イ
ア：））らＡ′１−８（＝ Ａ、、、−２（ｎ Ｂ、、
−１（Ａ、−ｓ■Ｄ））を生成することはできない。
・アドレス・サイクルが必要である。いま、チェックバ
イトＡ、ｉＲＡＭの特定アドレス・ロケーション（例え
ばロケーションＬ）に常に固定的に格納するものと仮定
する。すなわち現在のチェックバイトＡＬと次の時刻の
状態ＡＬＧま常に同一アドレス・ロケーションル条こ格
納されるものとする。ここで、式（１）よりへ′シＴ＝
ＡＡ、 、−１ωＢ、（Ａ、、っ、■Ｄ）である７Ｊ）
らＡ’４を生成Ｔるためにはあらかじメ−Ａ、−１（ロ
ケーションＣＬ−１〕に格納されている）とＡ。−１（
ロケーション（ｍ−１）に格納さｎている）をＲＡＭか
ら読み出しておき、生成さζ１．たＡ′Ｌをアドレス・
ロケーションＬに書込む必要がある。特にＡ、１．−８
は全てのチェックバイトＡ、、（Ｌ＝０１ ｉ ｅ・−
−−−−ｙ ｍ−１）の生成に必要であるから入−□を
最初にＲＡＭから読※出し外部レジスタにセットしてお
く必要がある。ここで、Ａｌｆｌ−１を最初ｌこ絖み出
した時点ではＡ、−２ｔままだ読み出さｎていｆｊ イ
ア：））らＡ′１−８（＝ Ａ、、、−２（ｎ Ｂ、、
−１（Ａ、−ｓ■Ｄ））を生成することはできない。
以上の理由から、チェックバイトＡ↓をＲＡＭのアドレ
ス・ロケーション・↓に常に固定的に格納する方法では
、ひとつのチェックバイトＡ、ｅひとつのメモリ・アド
レス・サイクルで生成できない。
ス・ロケーション・↓に常に固定的に格納する方法では
、ひとつのチェックバイトＡ、ｅひとつのメモリ・アド
レス・サイクルで生成できない。
従ってチェックバイトＡｏ ｔＡ□、・・・・・・、
Ａ、ｎ−、２ＲＡＭ＄ら読み出し、同時に次の状態Ａ′
。、Ａ’ １．・・・・・・。
Ａ、ｎ−、２ＲＡＭ＄ら読み出し、同時に次の状態Ａ′
。、Ａ’ １．・・・・・・。
Ａ’ 、、−１を生成しＲＡＭ ｆこ畜き込むサイクル
をｍサイクルのメモリ・アドレス・サイクルで元了でき
ないことになる。
をｍサイクルのメモリ・アドレス・サイクルで元了でき
ないことになる。
本発明の目的はチェックバイトＡ０．Ａ１．・・・・・
・。
・。
Ａ、、、−１をＲＡＭから読み出し同時に次の状態Ａ′
。。
。。
Ａ′□、・・・・・・、Ａ′よ−、そ生成しＲＡＭ ｆ
こ１き込むサイクルをｍサイクルのメモリ・アドレス・
サイクルで実行できる符号化回路を提供することにある
。
こ１き込むサイクルをｍサイクルのメモリ・アドレス・
サイクルで実行できる符号化回路を提供することにある
。
本発明の符号化回路はチェ、クバイト生成式、Ａｏｗ
Ｂｏ（Ａよ一１■Ｄ）Ａ’、−０＝ Ａ−２（
ｄｉ３−３（Ａ、、−、■Ｄ）Ａ′。−２＝Ａ、、−３
■Ｂ−＝−２（Ａ−１ωＤ）Ａ’、＝ＡｏωＢｌ （Ａ
ｔａ−１■Ｄ）に従ってｍ個のチェックバイトＡ′。、
Ａ′−□〇Ａ’ｍ−２９・・・・・・ｔ Ａ’工を順次
、直列的に生成する符号化回路であって、（ここで、Ａ
Ｏｔ Ａ １ｐ・・・・・・、Ａニー□はチェックバイ
トの現在の状態、Ａ’。＊ Ａ’ Ｉ Ｔ・・・・・・
、Ａ’−。
Ｂｏ（Ａよ一１■Ｄ）Ａ’、−０＝ Ａ−２（
ｄｉ３−３（Ａ、、−、■Ｄ）Ａ′。−２＝Ａ、、−３
■Ｂ−＝−２（Ａ−１ωＤ）Ａ’、＝ＡｏωＢｌ （Ａ
ｔａ−１■Ｄ）に従ってｍ個のチェックバイトＡ′。、
Ａ′−□〇Ａ’ｍ−２９・・・・・・ｔ Ａ’工を順次
、直列的に生成する符号化回路であって、（ここで、Ａ
Ｏｔ Ａ １ｐ・・・・・・、Ａニー□はチェックバイ
トの現在の状態、Ａ’。＊ Ａ’ Ｉ Ｔ・・・・・・
、Ａ’−。
はチェックバイトの次の時刻の状態、Ｄは入力データバ
イト、バイトはｂビラトラ表わす。）チェックバイトＡ
、 、Ａ１．・・・・・・、Ａｍ−１を格納するひとつ
のランダム・アクセス・メモリ （ＲＡＭ）と、前記メ
モリからチェックバイトＡ、−１ｅ Ａ−−２ｔ ・・
・・・・。
イト、バイトはｂビラトラ表わす。）チェックバイトＡ
、 、Ａ１．・・・・・・、Ａｍ−１を格納するひとつ
のランダム・アクセス・メモリ （ＲＡＭ）と、前記メ
モリからチェックバイトＡ、−１ｅ Ａ−−２ｔ ・・
・・・・。
Ａ、、Ａｏをこの順（Ａ、−□が最初で、Ａｏが最後）
に直列的に読み出すアドレス・シーケンス発生回路と、
メモリの）ら最初に読み出されるチェックバイトＡ、、
、１を格納して保持するレジスタと、チェックバイトＡ
、が絖み出されるメモリ・アドレス・サイクル期間内に
両式に従ってＡ←□を生成しメモリに誉き込む回路とか
ら構成される符号化回路である。式（−１）から分るよ
う−こキエツクバイトの次の時刻の状態Ａ’ｏ、Ａ’１
．・・・・・・ｓＡ、、、１を生成するには現在のチェ
ックバイトＡ、−□を必要とし、ＲＡＭからチェ、クバ
イトＡａ、−，を最初に読み出しレジスタに格納し保持
して３く必要がある。式（１）力１ら分るようにＡ、−
３を読み出すメモリ・アドレス・サイクル内においてＡ
′。＝ （＝ Ｂｏ（Ａ、１■Ｄ））を生成しメモリに
書き込むことができる。すなわち％ Ｉ’ｔｍ−４の読
み出し、Ａ′。の生成、生成されたＡ′。のメモリへの
畳き込６から成る一連の製作を同一メモリ・アドレス・
サイクルで実行できる。
に直列的に読み出すアドレス・シーケンス発生回路と、
メモリの）ら最初に読み出されるチェックバイトＡ、、
、１を格納して保持するレジスタと、チェックバイトＡ
、が絖み出されるメモリ・アドレス・サイクル期間内に
両式に従ってＡ←□を生成しメモリに誉き込む回路とか
ら構成される符号化回路である。式（−１）から分るよ
う−こキエツクバイトの次の時刻の状態Ａ’ｏ、Ａ’１
．・・・・・・ｓＡ、、、１を生成するには現在のチェ
ックバイトＡ、−□を必要とし、ＲＡＭからチェ、クバ
イトＡａ、−，を最初に読み出しレジスタに格納し保持
して３く必要がある。式（１）力１ら分るようにＡ、−
３を読み出すメモリ・アドレス・サイクル内においてＡ
′。＝ （＝ Ｂｏ（Ａ、１■Ｄ））を生成しメモリに
書き込むことができる。すなわち％ Ｉ’ｔｍ−４の読
み出し、Ａ′。の生成、生成されたＡ′。のメモリへの
畳き込６から成る一連の製作を同一メモリ・アドレス・
サイクルで実行できる。
（生成さｎたＡ′ＪをＡ１−１か格納されでいたアドレ
ス・ロケーションに格納Ｔる。）なＫ、ｔｆ−？／ａ４
こついては後で説明する。
ス・ロケーションに格納Ｔる。）なＫ、ｔｆ−？／ａ４
こついては後で説明する。
次に人、−、ｅｘみ出すメモリ・アドレス・サイクルに
おいてＡ′、、−□（＝ Ａ、４−２■Ｂ−−１（Ａ、
、、、■Ｄ） ）を生成しメモリに誓き込むことができ
る。すなわち、Ａ、−２の読み出し、Ａ、、、、−、の
生成、Ａ′。−８の蕾き込みを同一メモリ・アトルス・
サイクルで実行できる。（生成されたＡ’−−１はＡ。
おいてＡ′、、−□（＝ Ａ、４−２■Ｂ−−１（Ａ、
、、、■Ｄ） ）を生成しメモリに誓き込むことができ
る。すなわち、Ａ、−２の読み出し、Ａ、、、、−、の
生成、Ａ′。−８の蕾き込みを同一メモリ・アトルス・
サイクルで実行できる。（生成されたＡ’−−１はＡ。
−２が格納さ同様にＡＫ−１の読み出し、Ａ′ＫＣＪ）
生成、Ａ′えの書き込み動作をひとつのメモリ・アドレ
ス・サイクルで実行できる。
生成、Ａ′えの書き込み動作をひとつのメモリ・アドレ
ス・サイクルで実行できる。
以上のように、 Ａ、、、Ａ−−２，・・・・・・ｓ
ＡＪ ｙＡｏが格納されていたアドレス・ロケーション
に生成さ７（，７，： Ａ’。、Ａ’、、ｌ−、、−・
−−、Ａ’２．Ａ’、 ｆそイ′Ｌぞｎ格納（誉込むン
アドレス方法を取れば、ひとつのメモリ・アドレス・サ
イクル内でＡＫ−□の読口出し、Ａ′にの生成％ Ａ’
えの誉込みを実行できる。すなわち、ｍ個のチェックバ
イトＡＱ ＋ Ａ １ ＋ ’−’ ”’ 、Ａｌ１Ｉ
Ｉ−１の読み出しと次の時刻の状態Ａ。、Ａ□、・・・
・・・、 Ａ ｍ−１の生成及びメモリへの簀込みｆｍ
サイクルのメモリ・アドレス・サイクルで光子できる。
ＡＪ ｙＡｏが格納されていたアドレス・ロケーション
に生成さ７（，７，： Ａ’。、Ａ’、、ｌ−、、−・
−−、Ａ’２．Ａ’、 ｆそイ′Ｌぞｎ格納（誉込むン
アドレス方法を取れば、ひとつのメモリ・アドレス・サ
イクル内でＡＫ−□の読口出し、Ａ′にの生成％ Ａ’
えの誉込みを実行できる。すなわち、ｍ個のチェックバ
イトＡＱ ＋ Ａ １ ＋ ’−’ ”’ 、Ａｌ１Ｉ
Ｉ−１の読み出しと次の時刻の状態Ａ。、Ａ□、・・・
・・・、 Ａ ｍ−１の生成及びメモリへの簀込みｆｍ
サイクルのメモリ・アドレス・サイクルで光子できる。
以下においてｍ＝４の場合について更ｌこ峠しく説明す
る〇 時刻ｔにおけるチェックバイトＡＬ（ル＝０ 、１ 。
る〇 時刻ｔにおけるチェックバイトＡＬ（ル＝０ 、１ 。
２．３）の状態をＡＬ（１）とし、時刻ｔの入力データ
バイトを１）（りと表わすと時刻ｔ＋１に８けるＡ。
バイトを１）（りと表わすと時刻ｔ＋１に８けるＡ。
の状態Ａｊ （ｔ ＋ １ ）は次式（２）で生成され
る。
る。
第４図は本発明の詳細な説明するための凶であり、図の
ように時刻ｔ＝ＱではＲＡＭ０Ｊアドレス・ロケーショ
ン０，１，２．３にそれぞれＡ３（０７ｔ Ａ２（０）
ＩＡｔ（０）、Ａｏ（０＞ ｂｓ格納されているとする
。Ａ３（０〕、Ａ２（υ）。
ように時刻ｔ＝ＱではＲＡＭ０Ｊアドレス・ロケーショ
ン０，１，２．３にそれぞれＡ３（０７ｔ Ａ２（０）
ＩＡｔ（０）、Ａｏ（０＞ ｂｓ格納されているとする
。Ａ３（０〕、Ａ２（υ）。
Ａｔ（ｏ）ｔ Ａｏ（ｏ）力）ら式（２）に従ってそわ
ぞれＡ。（１／、Ａ３（υ。
ぞれＡ。（１／、Ａ３（υ。
Ａ２（１）、 Ａ□（１）、が生成され同一アドレス・
ロケーションに格納される。Ｔなわちｓ Ａ３（０）か
らＡ、（１７が生成され１４生成さｎ７．Ａｏ（１）は
Ａ３（０）のアドレス・ロケーションに格納される。同
様にＡＬ（０）からＡ、＋□山が生成され、生成された
Ａ科□（１ンはＡＬ（０）のアドレス・ロケーションに
格納される。（ここでＬ；２゜１、Ｏ）。
ロケーションに格納される。Ｔなわちｓ Ａ３（０）か
らＡ、（１７が生成され１４生成さｎ７．Ａｏ（１）は
Ａ３（０）のアドレス・ロケーションに格納される。同
様にＡＬ（０）からＡ、＋□山が生成され、生成された
Ａ科□（１ンはＡＬ（０）のアドレス・ロケーションに
格納される。（ここでＬ；２゜１、Ｏ）。
従って第４図のように時刻ｔ 、＝＝ ｌではアドレス
・ロケーション０，１，２，３にそれぞれＡ。山。
・ロケーション０，１，２，３にそれぞれＡ。山。
Ａ３（わ、パノυ、Ａ□（わが格納さｎ１時刻ｔｍ＝で
はアドレス・ロケーション０，１，２．３にぞわぞｎＡ
便、 Ａｏ（２）、 Ａ３（２）、 Ａ２（２ンが格納
される。従って、Ａ３の格納されるロケーションは時刻
とと５１こ０→１→２→３→Ｏ→１→・・・・・・・・
・のように変化する。又、Ａ２の格納されるロケーショ
ンは１→２→３→０→１→２のように変化する。Ａ□、
Ａｏの格納されるロケーションも同様に変化する。各時
刻に８いてＡ３を最初に読み出さなければならないから
、ｋ□ｂＡＯ）アドレス・シーケンスを第５図のように
変化させる必要がある。すなわち、時刻ｊ＝Ｑではアド
レス・シーケンスは０１２３、時刻ｔ＝ｌでは１２３０
、時刻ｊ＝２では２３０１．等であるう 以上のアドレス・シーケンスをとｎば、どの時刻ｔにお
いてもＲＡＭＱ）らはＡ３（す、Ａ２（す、Ａよ（す、
Ａｏ（ｔ）がこの順番に読み出される。Ａａ（りが読み
出されるメモリ・アドレス・サイクルにおいてＡ、（ｔ
＋１）が生成されメモリｉこ書き込まれる。同様Ａ、（
す（Ｌ＝２．１．０）が読み出されるメモリ・アドレス
・サイクルにおいてＡ、＋１（ｔ＋１ ）が生成されメ
モリに誉き込すれる。すなわち、ＡＬ（りの読み出し、
Ａ科□（ｔ＋１）の生成、Ａ、＋□（ｔ＋１ ）の齋き
込みが同一アドレス・サイクルで実行さｎる。従って、
Ａ３（ｔ）、 Ａ、（ｔ、ｌ、 Ａ１（ｔ）、 Ａｏ（
ｔ）の読み吊しとＡ。（ｔ＋１）。
はアドレス・ロケーション０，１，２．３にぞわぞｎＡ
便、 Ａｏ（２）、 Ａ３（２）、 Ａ２（２ンが格納
される。従って、Ａ３の格納されるロケーションは時刻
とと５１こ０→１→２→３→Ｏ→１→・・・・・・・・
・のように変化する。又、Ａ２の格納されるロケーショ
ンは１→２→３→０→１→２のように変化する。Ａ□、
Ａｏの格納されるロケーションも同様に変化する。各時
刻に８いてＡ３を最初に読み出さなければならないから
、ｋ□ｂＡＯ）アドレス・シーケンスを第５図のように
変化させる必要がある。すなわち、時刻ｊ＝Ｑではアド
レス・シーケンスは０１２３、時刻ｔ＝ｌでは１２３０
、時刻ｊ＝２では２３０１．等であるう 以上のアドレス・シーケンスをとｎば、どの時刻ｔにお
いてもＲＡＭＱ）らはＡ３（す、Ａ２（す、Ａよ（す、
Ａｏ（ｔ）がこの順番に読み出される。Ａａ（りが読み
出されるメモリ・アドレス・サイクルにおいてＡ、（ｔ
＋１）が生成されメモリｉこ書き込まれる。同様Ａ、（
す（Ｌ＝２．１．０）が読み出されるメモリ・アドレス
・サイクルにおいてＡ、＋１（ｔ＋１ ）が生成されメ
モリに誉き込すれる。すなわち、ＡＬ（りの読み出し、
Ａ科□（ｔ＋１）の生成、Ａ、＋□（ｔ＋１ ）の齋き
込みが同一アドレス・サイクルで実行さｎる。従って、
Ａ３（ｔ）、 Ａ、（ｔ、ｌ、 Ａ１（ｔ）、 Ａｏ（
ｔ）の読み吊しとＡ。（ｔ＋１）。
Ａ３（ｔ＋１）、Ａ２（ｔ＋１）、Ａ１（ｔ＋＋）の生
成及び書き込みが４サイクルのメモリ・アドレス・サイ
クルで終了する。
成及び書き込みが４サイクルのメモリ・アドレス・サイ
クルで終了する。
第６図＾は第５凶に示されるアドレス シーケンス発生
回路のブロック図である。第６図（５）のアドレス・シ
ーケンス発生回路において回路１００（ユ４ビットのバ
イナリ・カウンタ、回路１０１は通常の２ビツトの全力
１１＋４器である。
回路のブロック図である。第６図（５）のアドレス・シ
ーケンス発生回路において回路１００（ユ４ビットのバ
イナリ・カウンタ、回路１０１は通常の２ビツトの全力
１１＋４器である。
第６図（Ｂｌは第６図（２）の発生器の動作を説明する
ための図であり、カウンタ１（ＪＯの上位２ビツト３２
ａ３、下位２ビツトａｏａｌのシーケンスξ、３２．Ａ
３と３ｏＢｓとの刀口昇鯖米ＣＯＣｌのシーケンスを衣
わしている。脂のようｌこＣ０（１のシーケンスは第５
図のアドレス・シーケンスと一致し、第６図四の発生回
路が所望のアドレス・シーケンスを発生できることが分
る。
ための図であり、カウンタ１（ＪＯの上位２ビツト３２
ａ３、下位２ビツトａｏａｌのシーケンスξ、３２．Ａ
３と３ｏＢｓとの刀口昇鯖米ＣＯＣｌのシーケンスを衣
わしている。脂のようｌこＣ０（１のシーケンスは第５
図のアドレス・シーケンスと一致し、第６図四の発生回
路が所望のアドレス・シーケンスを発生できることが分
る。
第７図は以上の原理を用いた本発明の符号化回路の一実
施例を示Ｔブロック図である。凶にεい１０１は前記ア
ドレス・シーケンス発生回路を構成する。回路１０２は
几ＡＭ（ランダム・アクセス・メモリ）、１０３及び１
０４はバイト・レジスタ、１０５＆Ｃｎｏ６ｆｔ排他的
ＯＲ回路、回路１０７１ｔ８Ｌ（＃＝ｏ 、 １ 、２
、３）乗算回路である。
施例を示Ｔブロック図である。凶にεい１０１は前記ア
ドレス・シーケンス発生回路を構成する。回路１０２は
几ＡＭ（ランダム・アクセス・メモリ）、１０３及び１
０４はバイト・レジスタ、１０５＆Ｃｎｏ６ｆｔ排他的
ＯＲ回路、回路１０７１ｔ８Ｌ（＃＝ｏ 、 １ 、２
、３）乗算回路である。
郊８図は第７図の符号化回路の動作を説明するためのタ
イミングチャートである。第８図のように時刻ｔ＝０に
おいてデータバイトＤが入力してＡ５す、カウンタ１０
０の下位ビット（ａＯａりの力１ノント値が０，１，２
，３の時刻にメモリ１０２力）らチェックバイトＡａ
ｒ Ａ２ 、Ａ□、Ａ６がそれぞれ出方さＢ６゜又、レ
ジスタ１０４ｆこはメモリ乃）ら絖み出されたＡ３カセ
ットされｔ＝Ｑの全期間保持される。ｇ８ｄのようにレ
ジスタ１０３は前記カウンタ１００の下位ビン）（ａＯ
ａｌ）のカウント値が９の期間リセットさｎ、カウント
値が１．２．３の期間にＡ２．Ａ１．Ａｏがそれぞれセ
ットされる。回路１０７は排他的ＯＲ１ｇ１路１０５
Ｃｌ＞ ｔｋ５７１ ｍ ”ｊ Ａ３ｅ３ Ｄ４ＣＢ０
．Ｂ３．Ｂ２．Ｈｌをそれぞれ乗算して出力する回路で
ある。すなわち、カウンタ１００の下位ビット（ａｏａ
ｔ）のカウント値が０．１，２，３（／、、、ｌｔＥ’
ｉ’ｌＣぞれぞれＢｏ（Ａ３替Ｄ）、Ｂ、（Ａ、■Ｄ）
、Ｂ２（Ａ３■Ｄ）が回路１０７から出力される。従っ
て、カウンタ１００の下位ビット（ａｏａｌ）のカウン
ト値が０．１，２．３の時に排他的ＯＲ回路１０６カ）
らＡ′。＝ Ｊ：１ｏ（Ａ３＄１））、 Ａ’、＝ Ａ
２■Ｂ３（Ａ３ｉ１Ｊ、） 。
イミングチャートである。第８図のように時刻ｔ＝０に
おいてデータバイトＤが入力してＡ５す、カウンタ１０
０の下位ビット（ａＯａりの力１ノント値が０，１，２
，３の時刻にメモリ１０２力）らチェックバイトＡａ
ｒ Ａ２ 、Ａ□、Ａ６がそれぞれ出方さＢ６゜又、レ
ジスタ１０４ｆこはメモリ乃）ら絖み出されたＡ３カセ
ットされｔ＝Ｑの全期間保持される。ｇ８ｄのようにレ
ジスタ１０３は前記カウンタ１００の下位ビン）（ａＯ
ａｌ）のカウント値が９の期間リセットさｎ、カウント
値が１．２．３の期間にＡ２．Ａ１．Ａｏがそれぞれセ
ットされる。回路１０７は排他的ＯＲ１ｇ１路１０５
Ｃｌ＞ ｔｋ５７１ ｍ ”ｊ Ａ３ｅ３ Ｄ４ＣＢ０
．Ｂ３．Ｂ２．Ｈｌをそれぞれ乗算して出力する回路で
ある。すなわち、カウンタ１００の下位ビット（ａｏａ
ｔ）のカウント値が０．１，２，３（／、、、ｌｔＥ’
ｉ’ｌＣぞれぞれＢｏ（Ａ３替Ｄ）、Ｂ、（Ａ、■Ｄ）
、Ｂ２（Ａ３■Ｄ）が回路１０７から出力される。従っ
て、カウンタ１００の下位ビット（ａｏａｌ）のカウン
ト値が０．１，２．３の時に排他的ＯＲ回路１０６カ）
らＡ′。＝ Ｊ：１ｏ（Ａ３＄１））、 Ａ’、＝ Ａ
２■Ｂ３（Ａ３ｉ１Ｊ、） 。
Ａ′２＝Ａ１■Ｂ２（Ａ、（１９１）） 、Ａ’□＝Ａ
Ｏ■Ｂ□（Ａ３■Ｄ）がそれぞれ出力され、メモリ１０
２）こ書き込まれる。
Ｏ■Ｂ□（Ａ３■Ｄ）がそれぞれ出力され、メモリ１０
２）こ書き込まれる。
第９図はｔ個の符号をインタリーブしたインタリーブ符
号の符号化回路のメモリ・アドレス・シーケンス発生回
路を示Ｔ０図のようにＬヒツトのカウンタ２００．２ビ
ツトカ！ンンタ２０１及び２ビツト全加算器２０２から
構成される。ここでＬはＬ ＝ １０ｇ２（４Ｌ）＝
２ ＋ ｌｏｇ２１で決められる。列えば、ｔ＝４の場
合はＬ＝４である。Ｌビット・カウンタ２００はＭｏｄ
（４１，）のカウンタであり、２ビツト・カウンタ２
０１はＬビット・カウンタ２００のＭｏｄ（４ｔ）の桁
上げ信′号Ｃでカウント値を増加する。アドレス・シー
ケン発生回路の出力４６ 号Ｃ６Ｃ１ａ２ａ３・・・・
・・ａＬ−１はメモリのアドレスに入力する。
号の符号化回路のメモリ・アドレス・シーケンス発生回
路を示Ｔ０図のようにＬヒツトのカウンタ２００．２ビ
ツトカ！ンンタ２０１及び２ビツト全加算器２０２から
構成される。ここでＬはＬ ＝ １０ｇ２（４Ｌ）＝
２ ＋ ｌｏｇ２１で決められる。列えば、ｔ＝４の場
合はＬ＝４である。Ｌビット・カウンタ２００はＭｏｄ
（４１，）のカウンタであり、２ビツト・カウンタ２
０１はＬビット・カウンタ２００のＭｏｄ（４ｔ）の桁
上げ信′号Ｃでカウント値を増加する。アドレス・シー
ケン発生回路の出力４６ 号Ｃ６Ｃ１ａ２ａ３・・・・
・・ａＬ−１はメモリのアドレスに入力する。
第１０図はインタリーブ数ｔがｔ＝４の場合のカウンタ
２００１カウンタ２０１、及びメモリ・アドレス信号の
カウント値の変化のタイミングを示Ｔ図。
２００１カウンタ２０１、及びメモリ・アドレス信号の
カウント値の変化のタイミングを示Ｔ図。
以上のようｌこ本発明は４（＝ｍ）バイトのチェックバ
イト（インタリーブ符号の場合には４ｔバイトのチェッ
クバイト）を４サイクル（インタリーブ符号の場合には
４ｔサイクル）のメモリ・アドレス・サイクルで生成で
きる。一般のｍ及びｔり担に対しても、ｍ−ｔサイクル
のメモリ・アドレス・サイクルでｍ−ｔバイトのチェッ
クバイトを生成する符号化回路を構成できるので本発明
の目的を十分達成できる。
イト（インタリーブ符号の場合には４ｔバイトのチェッ
クバイト）を４サイクル（インタリーブ符号の場合には
４ｔサイクル）のメモリ・アドレス・サイクルで生成で
きる。一般のｍ及びｔり担に対しても、ｍ−ｔサイクル
のメモリ・アドレス・サイクルでｍ−ｔバイトのチェッ
クバイトを生成する符号化回路を構成できるので本発明
の目的を十分達成できる。
第１図は従来の符号化回路のブロック図、第２図はイン
タリーブ符号の従来の符号化回路のブロック図、第３図
はランダム・アクセス・メモリを用いた従来の符号化回
路のブロック図、第４図は本発明の詳細な説明する図、
第５図は本発明で用いられるメモリ・アドレス・シーケ
ンスのタイミングチャートの一しリを示す図、禰６図に
）、（ハ）（まメモリ・アドレス・シーケンス発生回路
の一実施例を示すブロック図とタイミング・チャートを
示Ｔ図、第７図は本発明の一実施例を示すブロック図、
第８図は第７図の実施例の動作を説明するためのタイミ
ング・チャート、第９図はインタリーブ符号の場合のメ
モリ・アドレス・シーケンス発生回路のブロック図、ｇ
ｘｏｉはインタリーブ数が４の場合のメモリ・アドレス
・シーケンス発生回路のタイミング・チャートである。
タリーブ符号の従来の符号化回路のブロック図、第３図
はランダム・アクセス・メモリを用いた従来の符号化回
路のブロック図、第４図は本発明の詳細な説明する図、
第５図は本発明で用いられるメモリ・アドレス・シーケ
ンスのタイミングチャートの一しリを示す図、禰６図に
）、（ハ）（まメモリ・アドレス・シーケンス発生回路
の一実施例を示すブロック図とタイミング・チャートを
示Ｔ図、第７図は本発明の一実施例を示すブロック図、
第８図は第７図の実施例の動作を説明するためのタイミ
ング・チャート、第９図はインタリーブ符号の場合のメ
モリ・アドレス・シーケンス発生回路のブロック図、ｇ
ｘｏｉはインタリーブ数が４の場合のメモリ・アドレス
・シーケンス発生回路のタイミング・チャートである。
Claims (1)
- 【特許請求の範囲】 生成多項式Ｇ（Ｘ） ＝ Ｘ”＋Ｂ、□Ｘ−−”＋Ｂ−
−２Ｘ”−”＋・・・・・・・・・十Ｂ１Ｘ十Ｂ、の係
数Ｂ、（ＢＡはガロワ体ＧＦ（２１）の要素）番こよっ
て規定されるチェックバイト生成式、 ′ Ａ’＝ Ｂｏ（Ａ、□■Ｄ） Ａ’、、−８＝Ａ。−２ωＢ７−□（Ａ−８■Ｄ）Ａ’
、−、＝ Ａ−−、ωＢ−２（Ａ、−８■Ｄ）Ａ’、−
ＡＯ■Ｂｓ（Ａ、−８■Ｄン に従ってｍ個のチェックバイトＡ′。、Ａ′１□、Ａ’
、２゜・・・・・・・・・、Ａ′□を順次、直列的に生
成する符号化回路において、（ここでＡｏ 、Ａ□、・
・・・・・ｌ Ａ１．、−ｔはチェックバイトの現在の
状Ｍ、Ａ、、Ａ’８．・・・・・・・・・。 入力データバイト、バイトはｂビット、■は排他的ＯＲ
を表わす）チェックバイ）Ａｏ、Ａ１．・−・・−・。 Ａｍ−１を格納するひとつのランダムアクセス・メモリ
と、前記メモリからチェックバイトＡ、□□。 Ａｍ−２’・・・・・・・−・、Ａ□、Ａｏをこの順（
Ａｍ−□が最初でＡｏが最後）に直列的に読み出すアド
レスシーケンス発生回路と、メモリから最初に読み出さ
れるチェックバイトＡｍ−□を格納して保持するレジス
タと、チェックバイトＡＬｍ＆み出されるメモ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073138A JPS58191048A (ja) | 1982-04-30 | 1982-04-30 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073138A JPS58191048A (ja) | 1982-04-30 | 1982-04-30 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191048A true JPS58191048A (ja) | 1983-11-08 |
| JPH0363093B2 JPH0363093B2 (ja) | 1991-09-30 |
Family
ID=13509539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073138A Granted JPS58191048A (ja) | 1982-04-30 | 1982-04-30 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5260680B2 (ja) * | 2008-12-09 | 2013-08-14 | 日本電信電話株式会社 | 電圧発生器、制御回路、ベクトル合成型移相器および光トランシーバ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010021280A1 (ja) | 2008-08-18 | 2010-02-25 | 日本電信電話株式会社 | ベクトル合成型移相器、光トランシーバおよび制御回路 |
-
1982
- 1982-04-30 JP JP57073138A patent/JPS58191048A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5260680B2 (ja) * | 2008-12-09 | 2013-08-14 | 日本電信電話株式会社 | 電圧発生器、制御回路、ベクトル合成型移相器および光トランシーバ |
| US8687973B2 (en) | 2008-12-09 | 2014-04-01 | Nippon Telegraph And Telephone Corporation | Voltage generator, control circuit, vector sum phase shifter, and optical transceiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363093B2 (ja) | 1991-09-30 |
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