JPH04255110A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04255110A JPH04255110A JP1627191A JP1627191A JPH04255110A JP H04255110 A JPH04255110 A JP H04255110A JP 1627191 A JP1627191 A JP 1627191A JP 1627191 A JP1627191 A JP 1627191A JP H04255110 A JPH04255110 A JP H04255110A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- flop
- frequency division
- type flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に高周波の分周機能を備えた半導体集積回路に関する
。
特に高周波の分周機能を備えた半導体集積回路に関する
。
【０００２】
【従来の技術】従来、この種の分周機能を備えた半導体
集積回路は、複数個の論理回路と複数個のフリップ・フ
ロップ回路を用いて構成されている。
集積回路は、複数個の論理回路と複数個のフリップ・フ
ロップ回路を用いて構成されている。
【０００３】図３はかかる従来の一例を示す半導体集積
回路図である。図３に示すように、従来の分周機能を有
する半導体集積回路は切換端子９からの切換信号を入力
し縦属接続したＮＯＲ回路１，２およびＯＲ回路３と、
入力端子１０からのクロック信号を入力する縦属接続し
たＤタイプ・フリップ・フロップ回路４〜６と、１／５
あるいは１／６分周されたＤタイプ・フリップ・フロッ
プ回路（以下、Ｄ・Ｆ／Ｆ）６のＱ出力を入力信号とす
るＴタイプ・フリップ・フロップ回路７Ａと、１／１０
あるいは１／１１分周されたＴタイプ・フリップ・フロ
ップ（以下、Ｔ・Ｆ／Ｆ）７ＡのＱ出力およびＱの反転
出力を増幅し出力端子１１に出力する増幅器８とを有し
ている。これらＮＯＲ回路１，２およびＯＲ回路３は１
／１０あるいは１／１１分周動作を決定するための論理
回路である。
回路図である。図３に示すように、従来の分周機能を有
する半導体集積回路は切換端子９からの切換信号を入力
し縦属接続したＮＯＲ回路１，２およびＯＲ回路３と、
入力端子１０からのクロック信号を入力する縦属接続し
たＤタイプ・フリップ・フロップ回路４〜６と、１／５
あるいは１／６分周されたＤタイプ・フリップ・フロッ
プ回路（以下、Ｄ・Ｆ／Ｆ）６のＱ出力を入力信号とす
るＴタイプ・フリップ・フロップ回路７Ａと、１／１０
あるいは１／１１分周されたＴタイプ・フリップ・フロ
ップ（以下、Ｔ・Ｆ／Ｆ）７ＡのＱ出力およびＱの反転
出力を増幅し出力端子１１に出力する増幅器８とを有し
ている。これらＮＯＲ回路１，２およびＯＲ回路３は１
／１０あるいは１／１１分周動作を決定するための論理
回路である。
【０００４】図４は図３における回路動作を説明するた
めの各部の信号波形図である。図４に示すように、１０
分周動作においては、切換端子９を高い（ハイ）状態に
することにより、Ｔ・Ｆ／Ｆ７ＡのＱ出力をＮＯＲ回路
１に取り込めない状態にしている。そのため、ＮＯＲ回
路１の出力は低い（ロウ）状態であり、ＮＯＲ回路２の
出力はＤ・Ｆ／Ｆ５の出力の変化に従う、また、Ｄ・Ｆ
／Ｆ４〜６の出力は５分周動作を行い、Ｄ・Ｆ／Ｆ６の
Ｑ出力を入力するＴ・Ｆ／Ｆ７Ａの出力は１０分周動作
になる。
めの各部の信号波形図である。図４に示すように、１０
分周動作においては、切換端子９を高い（ハイ）状態に
することにより、Ｔ・Ｆ／Ｆ７ＡのＱ出力をＮＯＲ回路
１に取り込めない状態にしている。そのため、ＮＯＲ回
路１の出力は低い（ロウ）状態であり、ＮＯＲ回路２の
出力はＤ・Ｆ／Ｆ５の出力の変化に従う、また、Ｄ・Ｆ
／Ｆ４〜６の出力は５分周動作を行い、Ｄ・Ｆ／Ｆ６の
Ｑ出力を入力するＴ・Ｆ／Ｆ７Ａの出力は１０分周動作
になる。
【０００５】また、図４に示すように、１１分周動作に
おいては、切換端子９をロウ状態にすることにより、Ｎ
ＯＲ回路１の動作はＴ・Ｆ／Ｆ７ＡのＱの反転出力に依
存する。ここで、ＮＯＲ回路１の出力がハイ状態にある
ときは、ＮＯＲ回路２はＤ・Ｆ／Ｆ５のＱ出力を読み込
めない。従って、Ｄ・Ｆ／Ｆ４〜６の出力は６分周動作
を行う。また、ＮＯＲ回路１の出力がロウ状態にあると
きは、ＮＯＲ回路２の動作はＤ・Ｆ／Ｆ５の出力に準ず
る動作を行う。すなわち、ＮＯＲ回路１の出力は図示の
Ｄのように立ち下がり、また図示のＣのように、ＮＯＲ
回路２の出力は立ち上がるので、Ｄ・Ｆ／Ｆ４〜６各出
力は５分周動作を行う。かかる従来の半導体集積回路は
Ｄ・Ｆ／Ｆ６のＱ出力をＴ・Ｆ／Ｆ７Ａの入力とするこ
とにより、ＮＯＲ回路２に対するＮＯＲ回路１の遅延余
裕は２クロック分とられている。
おいては、切換端子９をロウ状態にすることにより、Ｎ
ＯＲ回路１の動作はＴ・Ｆ／Ｆ７ＡのＱの反転出力に依
存する。ここで、ＮＯＲ回路１の出力がハイ状態にある
ときは、ＮＯＲ回路２はＤ・Ｆ／Ｆ５のＱ出力を読み込
めない。従って、Ｄ・Ｆ／Ｆ４〜６の出力は６分周動作
を行う。また、ＮＯＲ回路１の出力がロウ状態にあると
きは、ＮＯＲ回路２の動作はＤ・Ｆ／Ｆ５の出力に準ず
る動作を行う。すなわち、ＮＯＲ回路１の出力は図示の
Ｄのように立ち下がり、また図示のＣのように、ＮＯＲ
回路２の出力は立ち上がるので、Ｄ・Ｆ／Ｆ４〜６各出
力は５分周動作を行う。かかる従来の半導体集積回路は
Ｄ・Ｆ／Ｆ６のＱ出力をＴ・Ｆ／Ｆ７Ａの入力とするこ
とにより、ＮＯＲ回路２に対するＮＯＲ回路１の遅延余
裕は２クロック分とられている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、１１分周動作時にＮＯＲ回路２がロウから
ハイ状態へ立ち上がるために、クロック入力の７クロッ
クから１１クロック目までのＮＯＲ回路１がロウ状態に
ある。しかしながら、このＮＯＲ回路２が立ち上がるま
でのＮＯＲ回路１の遅延余裕は２クロック分しかない。 例えば、高周波においてはＮＯＲ回路２だけに依存する
１０分周動作を行うことはできるが、ＮＯＲ回路１とＮ
ＯＲ回路２の２つに依存する１１分周動作は、ＮＯＲ回
路１の遅延余裕が関係してくる。従って、２クロック分
の遅延余裕では、誤動作を生ずるという欠点がある。
集積回路は、１１分周動作時にＮＯＲ回路２がロウから
ハイ状態へ立ち上がるために、クロック入力の７クロッ
クから１１クロック目までのＮＯＲ回路１がロウ状態に
ある。しかしながら、このＮＯＲ回路２が立ち上がるま
でのＮＯＲ回路１の遅延余裕は２クロック分しかない。 例えば、高周波においてはＮＯＲ回路２だけに依存する
１０分周動作を行うことはできるが、ＮＯＲ回路１とＮ
ＯＲ回路２の２つに依存する１１分周動作は、ＮＯＲ回
路１の遅延余裕が関係してくる。従って、２クロック分
の遅延余裕では、誤動作を生ずるという欠点がある。
【０００７】本発明の目的は、かかる１０分周動作およ
び１１分周動作とも誤動作を生じないようにする半導体
集積回路を提供することにある。
び１１分周動作とも誤動作を生じないようにする半導体
集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、切換信号を一方の入力とする第一のＮＯＲ回路と、
前記第一のＮＯＲ回路の出力を一方の入力とする第二の
ＮＯＲ回路と、前記第二のＮＯＲ回路の出力を一方の入
力とするＯＲ回路と、前記ＯＲ回路出力を入力する第一
のＤタイプ・フリップ・フロップと、前記第一のＤタイ
プ・フリップ・フロップの出力を順次保持する縦属接続
した第二および第三のＤタイプ・フリップ・フロップと
、前記第二のＤタイプ・フリップ・フロップの出力を入
力して保持するＴタイプ・フリップフロップと、前記Ｔ
タイプ・フリップ・フロップの非反転出力および反転出
力を入力して増幅する出力アンプとを有し、前記第一の
ＮＯＲ回路，第二のＮＯＲ回路およびＯＲ回路のそれぞ
れ他方の入力に前記Ｔタイプ・フリップ・フロップの反
転出力，第二のＤタイプ・フリップ・フロップの非反転
出力，第三のＤタイプ・フリップ・フロップの反転出力
を供給するように構成される。
は、切換信号を一方の入力とする第一のＮＯＲ回路と、
前記第一のＮＯＲ回路の出力を一方の入力とする第二の
ＮＯＲ回路と、前記第二のＮＯＲ回路の出力を一方の入
力とするＯＲ回路と、前記ＯＲ回路出力を入力する第一
のＤタイプ・フリップ・フロップと、前記第一のＤタイ
プ・フリップ・フロップの出力を順次保持する縦属接続
した第二および第三のＤタイプ・フリップ・フロップと
、前記第二のＤタイプ・フリップ・フロップの出力を入
力して保持するＴタイプ・フリップフロップと、前記Ｔ
タイプ・フリップ・フロップの非反転出力および反転出
力を入力して増幅する出力アンプとを有し、前記第一の
ＮＯＲ回路，第二のＮＯＲ回路およびＯＲ回路のそれぞ
れ他方の入力に前記Ｔタイプ・フリップ・フロップの反
転出力，第二のＤタイプ・フリップ・フロップの非反転
出力，第三のＤタイプ・フリップ・フロップの反転出力
を供給するように構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例を示す半導体集積
回路図である。図１に示すように、本実施例は切換端子
９からの切換信号を一方の入力とするＮＯＲ回路１と、
このＮＯＲ回路１の出力を一方の入力とするＮＯＲ回路
２と、このＮＯＲ回路２の出力を一方の入力とするＯＲ
回路３と、入力端子１０からクロックを入力されるＤ・
Ｆ／Ｆ４〜６と、Ｄ・Ｆ／Ｆ５の出力を入力するＴ・Ｆ
／Ｆ７と、このＴ・Ｆ／Ｆ７の出力を増幅して出力端子
１１に出力する増幅器（アンプ）８とを有している。Ｎ
ＯＲ回路１は前述した切換端子９からの切換信号とＴ・
Ｆ／Ｆ７の反転出力を読み込み、その出力はＤ・Ｆ／Ｆ
５の非反転出力Ｑと共にＮＯＲ回路２に入力される。Ｎ
ＯＲ回路２の出力はＤ・Ｆ／Ｆ６の反転出力と共にＯＲ
回路３に入力され、その出力がＤ・Ｆ／Ｆ４のデータ入
力端子Ｄに入力される。このＤ・Ｆ／Ｆ４のＱ出力はＤ
・Ｆ／Ｆ５のデータ入力端子Ｄに入力され、Ｄ・Ｆ／Ｆ
５のＱ出力はＤ・Ｆ／Ｆ６のデータ入力端子ＤとＴ・Ｆ
／Ｆ７のクロック入力端子Ｔおよび前述したＮＯＲ回路
２とに入力される。
回路図である。図１に示すように、本実施例は切換端子
９からの切換信号を一方の入力とするＮＯＲ回路１と、
このＮＯＲ回路１の出力を一方の入力とするＮＯＲ回路
２と、このＮＯＲ回路２の出力を一方の入力とするＯＲ
回路３と、入力端子１０からクロックを入力されるＤ・
Ｆ／Ｆ４〜６と、Ｄ・Ｆ／Ｆ５の出力を入力するＴ・Ｆ
／Ｆ７と、このＴ・Ｆ／Ｆ７の出力を増幅して出力端子
１１に出力する増幅器（アンプ）８とを有している。Ｎ
ＯＲ回路１は前述した切換端子９からの切換信号とＴ・
Ｆ／Ｆ７の反転出力を読み込み、その出力はＤ・Ｆ／Ｆ
５の非反転出力Ｑと共にＮＯＲ回路２に入力される。Ｎ
ＯＲ回路２の出力はＤ・Ｆ／Ｆ６の反転出力と共にＯＲ
回路３に入力され、その出力がＤ・Ｆ／Ｆ４のデータ入
力端子Ｄに入力される。このＤ・Ｆ／Ｆ４のＱ出力はＤ
・Ｆ／Ｆ５のデータ入力端子Ｄに入力され、Ｄ・Ｆ／Ｆ
５のＱ出力はＤ・Ｆ／Ｆ６のデータ入力端子ＤとＴ・Ｆ
／Ｆ７のクロック入力端子Ｔおよび前述したＮＯＲ回路
２とに入力される。
【００１１】図２は図１における回路動作を説明するた
めの各部の信号波形図である。図２に示すように、まず
１０分周動作においては、切換端子９からの切換信号を
ハイにすることにより、Ｔ・Ｆ／Ｆ７のＱ出力をＮＯＡ
Ｒ回路１に取り込めない状態としている。それ故、ＮＯ
Ｒ回路１の出力はロウ状態であり、ＮＯＲ回路２の出力
はＤ・Ｆ／Ｆ５の出力の変化に追随する。一方、Ｄ・Ｆ
／Ｆ４〜６は５分周動作を行うので、Ｄ・Ｆ／Ｆ５の出
力を入力とするＴ・Ｆ／Ｆ７は１０分周動作となる。
めの各部の信号波形図である。図２に示すように、まず
１０分周動作においては、切換端子９からの切換信号を
ハイにすることにより、Ｔ・Ｆ／Ｆ７のＱ出力をＮＯＡ
Ｒ回路１に取り込めない状態としている。それ故、ＮＯ
Ｒ回路１の出力はロウ状態であり、ＮＯＲ回路２の出力
はＤ・Ｆ／Ｆ５の出力の変化に追随する。一方、Ｄ・Ｆ
／Ｆ４〜６は５分周動作を行うので、Ｄ・Ｆ／Ｆ５の出
力を入力とするＴ・Ｆ／Ｆ７は１０分周動作となる。
【００１２】また、図示の１１分周動作においては、切
換端子９からの切換信号をロウ状態にすることにより、
ＮＯＲ回路１の動作はＴ・Ｆ／Ｆ７の反転出力に依存す
る。このＮＯＲ回路１の出力がハイ状態のときには、Ｎ
ＯＲ回路２はＤ・Ｆ／Ｆ５の非反転出力（Ｑ）を読み込
めず、Ｄ・Ｆ／Ｆ４〜６は６分周動作を行う。逆に、Ｎ
ＯＲ回路１の出力がロウ状態にあるときは、ＮＯＲ回路
２の出力はＤ・Ｆ／Ｆ５の出力に追随する動作を行うの
で、ＮＯＲ回路２の出力は図示のＡのように立ち上り、
Ｄ・Ｆ／Ｆ４〜６は５分周動作を行う。かかる本実施例
においては、Ｄ・Ｆ／Ｆ５のＱ出力をＴ・Ｆ／Ｆ７の入
力とすることにより、ＮＯＲ回路２がロウ状態からハイ
状態に立ち上がるまでのＮＯＲ回路１の遅延余裕は、図
示のＢから判るように、３クロック分になる。
換端子９からの切換信号をロウ状態にすることにより、
ＮＯＲ回路１の動作はＴ・Ｆ／Ｆ７の反転出力に依存す
る。このＮＯＲ回路１の出力がハイ状態のときには、Ｎ
ＯＲ回路２はＤ・Ｆ／Ｆ５の非反転出力（Ｑ）を読み込
めず、Ｄ・Ｆ／Ｆ４〜６は６分周動作を行う。逆に、Ｎ
ＯＲ回路１の出力がロウ状態にあるときは、ＮＯＲ回路
２の出力はＤ・Ｆ／Ｆ５の出力に追随する動作を行うの
で、ＮＯＲ回路２の出力は図示のＡのように立ち上り、
Ｄ・Ｆ／Ｆ４〜６は５分周動作を行う。かかる本実施例
においては、Ｄ・Ｆ／Ｆ５のＱ出力をＴ・Ｆ／Ｆ７の入
力とすることにより、ＮＯＲ回路２がロウ状態からハイ
状態に立ち上がるまでのＮＯＲ回路１の遅延余裕は、図
示のＢから判るように、３クロック分になる。
【００１３】
【発明の効果】以上説明したように、本発明は二つのＮ
ＯＲ回路と三つのＤ・Ｆ／Ｆおよび一つのＴ・Ｆ／Ｆを
設け、Ｔ・Ｆ／Ｆにとり込む入力信号を最終段ではなく
第二のＤ・Ｆ／ＦのＱ出力から供給することにより、１
１分周動作の第一のＮＯＲ回路の遅延余裕を３クロック
分に増加できるので、１／１０，１／１１分周とも誤動
作せずに分周することができるという効果がある。
ＯＲ回路と三つのＤ・Ｆ／Ｆおよび一つのＴ・Ｆ／Ｆを
設け、Ｔ・Ｆ／Ｆにとり込む入力信号を最終段ではなく
第二のＤ・Ｆ／ＦのＱ出力から供給することにより、１
１分周動作の第一のＮＯＲ回路の遅延余裕を３クロック
分に増加できるので、１／１０，１／１１分周とも誤動
作せずに分周することができるという効果がある。
【図１】本発明の一実施例を示す半導体集積回路図であ
る。
る。
【図２】図１における回路動作を説明するための各部の
信号波形図である。
信号波形図である。
【図３】従来の一例を示す半導体集積回路図である。
【図４】図３における回路動作を説明するための各部の
信号波形図である。
信号波形図である。
１，２ ＮＯＲ回路
３ ＯＲ回路
４〜６ Ｄタイプ・フリップ・フロップ回路（Ｄ
・Ｆ／Ｆ） ７ Ｔタイプ・フリップ・フロップ回路（Ｔ・Ｆ
／Ｆ） ８ 増幅器 ９ 切換端子 １０ 入力端子（クロック） １１ 出力端子
・Ｆ／Ｆ） ７ Ｔタイプ・フリップ・フロップ回路（Ｔ・Ｆ
／Ｆ） ８ 増幅器 ９ 切換端子 １０ 入力端子（クロック） １１ 出力端子
Claims (2)
- 【請求項１】 切換信号を一方の入力とする第一のＮ
ＯＲ回路と、前記第一のＮＯＲ回路の出力を一方の入力
とする第二のＮＯＲ回路と、前記第一のＮＯＲ回路の出
力を一方の入力とするＯＲ回路と、前記ＯＲ回路出力を
入力する第一のＤタイプ・フリップ・フロップと、前記
第一のＤタイプ・フリップ・フロップの出力を順次保持
する縦属接続した第二および第三のＤタイプ・フリップ
・フロップと、前記第二のＤタイプ・フリップ・フロッ
プの出力を入力して保持するＴタイプ・フリップ・フロ
ップと、前記Ｔタイプ・フリップ・フロップの非反転出
力および反転出力を入力して増幅する出力アンプとを有
し、前記第一のＮＯＲ回路，第二のＮＯＲ回路およびＯ
Ｒ回路のそれぞれ他方の入力に前記Ｔタイプ・フリップ
・フロップの反転出力，第二のＤタイプ・フリップ・フ
ロップの非反転出力，第三のＤタイプ・フリップ・フリ
ップの反転出力を供給することを特徴とする半導体集積
回路。 - 【請求項２】 クロック信号を１／５および１／６分
周する３つのＤタイプフリップフロップ回路と、前記１
／５および１／６分周された信号を入力して１／１０お
よび１／１１分周するＴタイプフリップフロップ回路と
、前記１／１０あるいは１／１１分周を決定するＮＯＲ
回路およびＯＲ回路と、１／１０あるいは１／１１分周
された出力信号を増幅する増幅器とを有することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627191A JPH04255110A (ja) | 1991-02-07 | 1991-02-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627191A JPH04255110A (ja) | 1991-02-07 | 1991-02-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255110A true JPH04255110A (ja) | 1992-09-10 |
Family
ID=11911884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1627191A Pending JPH04255110A (ja) | 1991-02-07 | 1991-02-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255110A (ja) |
-
1991
- 1991-02-07 JP JP1627191A patent/JPH04255110A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990921 |