JPH0128351B2 - - Google Patents
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- JPH0128351B2 JPH0128351B2 JP55056953A JP5695380A JPH0128351B2 JP H0128351 B2 JPH0128351 B2 JP H0128351B2 JP 55056953 A JP55056953 A JP 55056953A JP 5695380 A JP5695380 A JP 5695380A JP H0128351 B2 JPH0128351 B2 JP H0128351B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal line
- combinational
- feedback loop
- sequential
- Prior art date
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- 238000000034 method Methods 0.000 claims description 4
- 230000000644 propagated effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000003745 diagnosis Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はフリツプフロツプをはじめとするあら
ゆる分野のフイードバツクループをもつ順序回路
において、フイードバツクループを切断状態とす
ることにより順序回路を組合せ回路化する方法に
関するものである。
ゆる分野のフイードバツクループをもつ順序回路
において、フイードバツクループを切断状態とす
ることにより順序回路を組合せ回路化する方法に
関するものである。
従来、順序回路におけるフイードバツクループ
に該フイードバツクループを切断、接続するスイ
ツチ回路を設けたものはあるが、該スイツチ回路
は単に順序回路の論理を実現するためのものにす
ぎなかつた。第１図に従来のこの種の順序回路の
構成例として、フイードバツクループを切断、接
続するスイツチ回路に伝搬ゲートを用いたＤタイ
プフリツプフロツプを示す。第１図において、ク
ロツク入力信号線２，９のクロツク信号φ1、φ2
は位相が互いに逆転しており、かつ当該フリツプ
フロツプがレーシングレスとなる様にタイミング
がとられている。今、クロツク入力信号線２のク
ロツク信号φ1が論理値“１”をとると、伝搬ゲ
ート１４及び１５の状態は接続状態となり、一
方、クロツク入力信号線９のクロツクφ1は位相
が逆転しており、論理値“０”をとるため、伝搬
ゲート１６及び１７の状態は切断状態となる。し
たがつて、データ入力信号線１に入力したデータ
は、データ信号線３に伝搬され、インバータ１０
通り、データ信号線４では位相が逆転している
が、該状態はデータ信号線６へは伝搬されない。
次にクロツク入力信号線２のクロツク信号φ1が
論理値“０”をとると、伝搬ゲート１４及び１５
の状態は切断状態となり、この時、クロツク入力
信号線９のクロツク信号φ2は位相が逆転してお
り、論理値“１”をとるため、伝搬ゲート１６及
び１７の状態は接続状態となる。したがつて、デ
ータ信号線４のデータはデータ信号線６に伝搬さ
れ、インバータ１２を通り、データ信号線８では
位相が逆転し、データ出力信号線１８へデータ入
力信号線１と同じデータが出力される。
に該フイードバツクループを切断、接続するスイ
ツチ回路を設けたものはあるが、該スイツチ回路
は単に順序回路の論理を実現するためのものにす
ぎなかつた。第１図に従来のこの種の順序回路の
構成例として、フイードバツクループを切断、接
続するスイツチ回路に伝搬ゲートを用いたＤタイ
プフリツプフロツプを示す。第１図において、ク
ロツク入力信号線２，９のクロツク信号φ1、φ2
は位相が互いに逆転しており、かつ当該フリツプ
フロツプがレーシングレスとなる様にタイミング
がとられている。今、クロツク入力信号線２のク
ロツク信号φ1が論理値“１”をとると、伝搬ゲ
ート１４及び１５の状態は接続状態となり、一
方、クロツク入力信号線９のクロツクφ1は位相
が逆転しており、論理値“０”をとるため、伝搬
ゲート１６及び１７の状態は切断状態となる。し
たがつて、データ入力信号線１に入力したデータ
は、データ信号線３に伝搬され、インバータ１０
通り、データ信号線４では位相が逆転している
が、該状態はデータ信号線６へは伝搬されない。
次にクロツク入力信号線２のクロツク信号φ1が
論理値“０”をとると、伝搬ゲート１４及び１５
の状態は切断状態となり、この時、クロツク入力
信号線９のクロツク信号φ2は位相が逆転してお
り、論理値“１”をとるため、伝搬ゲート１６及
び１７の状態は接続状態となる。したがつて、デ
ータ信号線４のデータはデータ信号線６に伝搬さ
れ、インバータ１２を通り、データ信号線８では
位相が逆転し、データ出力信号線１８へデータ入
力信号線１と同じデータが出力される。
第１図のフリツプフロツプは、以上に述べた様
にフイードバツクループを切断、接続する伝搬ゲ
ート１５，１６はクロツクφ1、φ2の制御下にあ
るので、データ入力信号線１に入力するデータ信
号に対し、当該フリツプフロツプを組合せ回路と
して動作させることはできず、Ｄアルゴリズムに
よる故障診断には不都合が生じるという欠点があ
つた。
にフイードバツクループを切断、接続する伝搬ゲ
ート１５，１６はクロツクφ1、φ2の制御下にあ
るので、データ入力信号線１に入力するデータ信
号に対し、当該フリツプフロツプを組合せ回路と
して動作させることはできず、Ｄアルゴリズムに
よる故障診断には不都合が生じるという欠点があ
つた。
本発明は上述の欠点を解決するため、フイード
バツクループを切断、接続するスイツチ回路と、
該スイツチ回路を制御する制御回路を設け、例え
ばクロツク信号の様な順序回路を制御する論理値
のいかんにかゝわらず、データ信号線を常に接続
状態とし、フイードバツクループを常に切断状態
とすることにより、当該順序回路を組合せ回路と
するようにしたもので、以下図面について詳細に
説明する。
バツクループを切断、接続するスイツチ回路と、
該スイツチ回路を制御する制御回路を設け、例え
ばクロツク信号の様な順序回路を制御する論理値
のいかんにかゝわらず、データ信号線を常に接続
状態とし、フイードバツクループを常に切断状態
とすることにより、当該順序回路を組合せ回路と
するようにしたもので、以下図面について詳細に
説明する。
第２図は本発明の一実施例であつて、第１図の
回路に、当該フリツプフロツプの論理動作をさせ
る他、クロツク信号φ1、φ2の論理値のいかんに
かゝわらず、データ信号線を常に接続状態とし、
フイードバツクループを常に切断状態とする制御
回路を設けて、本発明を実現した構成例である。
図中、１はデータ入力信号線、２，９はクロツク
入力信号線、３，４，５，６，７，８，２４，２
５はデータ信号線、１８はデータ出力信号線、１
０，１１，１２，１３はインバータ、１４，１
５，１６，１７，２０，２１は伝搬ゲート、１９
は組合せ回路化信号入力線、２２，２３は組合せ
回路化制御信号線、２６，２７はNANDゲート
である。クロツク入力信号線２，９のクロツク
φ1、φ2は、第１図と同様に位相が逆転しており、
かつ当該フリツプフロツプがレーシングレスとな
る様、タイミングがとられている。
回路に、当該フリツプフロツプの論理動作をさせ
る他、クロツク信号φ1、φ2の論理値のいかんに
かゝわらず、データ信号線を常に接続状態とし、
フイードバツクループを常に切断状態とする制御
回路を設けて、本発明を実現した構成例である。
図中、１はデータ入力信号線、２，９はクロツク
入力信号線、３，４，５，６，７，８，２４，２
５はデータ信号線、１８はデータ出力信号線、１
０，１１，１２，１３はインバータ、１４，１
５，１６，１７，２０，２１は伝搬ゲート、１９
は組合せ回路化信号入力線、２２，２３は組合せ
回路化制御信号線、２６，２７はNANDゲート
である。クロツク入力信号線２，９のクロツク
φ1、φ2は、第１図と同様に位相が逆転しており、
かつ当該フリツプフロツプがレーシングレスとな
る様、タイミングがとられている。
第２図の動作は次の通りである。組合せ回路化
信号入力線１９の組合せ回路化制御信号が論理値
“１”をとる場合は、伝搬ゲート２０及び２１が
接続状態となり、クロツク入力信号φ1、φ2の論
理値に従がつて伝搬ゲート１４，１５，１６，１
７は切断、接続される。すなわち、クロツク入力
信号線２のクロツク信号φ1が論理値“０”をと
ると、NANDゲート２６の論理条件により組合
せ回路化制御信号線２２では論理値“１”とな
り、伝搬ゲート１４及び１５の状態は接続状態と
なる。この時、クロツク入力信号線９のクロツク
信号φ2は論理値“１”をとり、NANDゲート２
７の論理条件により、組合せ回路化制御信号線２
３では信号値“０”となり、伝搬ゲート１６及び
１７の状態は切断状態となる。したがつて、デー
タ入力信号線１に入力したデータは、データ信号
線３に伝搬され、インバータ１０を通り、データ
信号線４では位相が逆転しているが、該状態はデ
ータ信号線６へは伝搬されない。次に組合せ回路
化信号入力線１９の組合せ回路化制御信号をその
まゝ論理値“１”とし、クロツク入力信号φ1、
φ2の論理値を変化させると、伝搬ゲート２０及
び２１はそのまま接続状態であり、クロツク入力
信号線２のクロツクφ1が論理値“１”をとると、
NANDゲート２６の論理条件により、組合せ回
路化制御信号線２２では論理値“０”となつて伝
搬ゲート１４及び１５の状態は切断状態となり、
この時、クロツク入力信号線９のクロツク信号
φ2の論理値は“０”をとり、NANDゲート２７
の論理条件により、組合せ回路化制御信号線２３
では論理値“１”となり、伝搬ゲート１６及び１
７の状態は接続状態となる。したがつて、データ
信号線４のデータは、データ信号線６に伝搬さ
れ、インバータ１２を通り、データ信号線８では
位相が逆転し、データ出力信号線１８へデータ入
力線１と同じデータが出力される。すなわち、こ
れらの動作は、第１図で説明した従来通りのフリ
ツプフロツプの動作と全く同様である。
信号入力線１９の組合せ回路化制御信号が論理値
“１”をとる場合は、伝搬ゲート２０及び２１が
接続状態となり、クロツク入力信号φ1、φ2の論
理値に従がつて伝搬ゲート１４，１５，１６，１
７は切断、接続される。すなわち、クロツク入力
信号線２のクロツク信号φ1が論理値“０”をと
ると、NANDゲート２６の論理条件により組合
せ回路化制御信号線２２では論理値“１”とな
り、伝搬ゲート１４及び１５の状態は接続状態と
なる。この時、クロツク入力信号線９のクロツク
信号φ2は論理値“１”をとり、NANDゲート２
７の論理条件により、組合せ回路化制御信号線２
３では信号値“０”となり、伝搬ゲート１６及び
１７の状態は切断状態となる。したがつて、デー
タ入力信号線１に入力したデータは、データ信号
線３に伝搬され、インバータ１０を通り、データ
信号線４では位相が逆転しているが、該状態はデ
ータ信号線６へは伝搬されない。次に組合せ回路
化信号入力線１９の組合せ回路化制御信号をその
まゝ論理値“１”とし、クロツク入力信号φ1、
φ2の論理値を変化させると、伝搬ゲート２０及
び２１はそのまま接続状態であり、クロツク入力
信号線２のクロツクφ1が論理値“１”をとると、
NANDゲート２６の論理条件により、組合せ回
路化制御信号線２２では論理値“０”となつて伝
搬ゲート１４及び１５の状態は切断状態となり、
この時、クロツク入力信号線９のクロツク信号
φ2の論理値は“０”をとり、NANDゲート２７
の論理条件により、組合せ回路化制御信号線２３
では論理値“１”となり、伝搬ゲート１６及び１
７の状態は接続状態となる。したがつて、データ
信号線４のデータは、データ信号線６に伝搬さ
れ、インバータ１２を通り、データ信号線８では
位相が逆転し、データ出力信号線１８へデータ入
力線１と同じデータが出力される。すなわち、こ
れらの動作は、第１図で説明した従来通りのフリ
ツプフロツプの動作と全く同様である。
次に組合せ回路化入力線１９の組合せ回路化制
御信号の論理値“０”とすると、伝搬ゲート２０
及び２１が切断状態となり、１０，４，１１，
５，２５，３で示されるフイードバツクループ
と、１２，８，１３，７，２４，６で示されるフ
イードバツクループが切断され、かつ、クロツク
入力信号線２とクロツク入力信号線９の論理値が
“１”、“０”をとわず、NANDゲート２６，２７
の論理条件により、組合せ回路化制御信号線２
２，２３の論理値は常に“１”となり、伝搬ゲー
ト１４及び１７は常に接続状態となる。したがつ
て、データ入力信号線１に入力したデータは、デ
ータ信号線３に伝搬され、インバータ１０を通
り、データ信号線４で位相が逆転し、さらにデー
タ信号線６へ伝搬され、インバータ１２を通り、
データ信号線８で位相が再び逆転し、データ出力
信号線１８へデータ入力信号線１と同じデータが
出力される。すなわち、信号線１９の組合せ回路
化制御信号により、クロツク信号φ1、φ2の論理
値のいかんにかゝわらず、データ信号線を常に接
続状態にするとゝもにフイードバツクループを前
に切断状態とすることにより、当該フリツプフロ
ツプを組合せ回路化することができる。
御信号の論理値“０”とすると、伝搬ゲート２０
及び２１が切断状態となり、１０，４，１１，
５，２５，３で示されるフイードバツクループ
と、１２，８，１３，７，２４，６で示されるフ
イードバツクループが切断され、かつ、クロツク
入力信号線２とクロツク入力信号線９の論理値が
“１”、“０”をとわず、NANDゲート２６，２７
の論理条件により、組合せ回路化制御信号線２
２，２３の論理値は常に“１”となり、伝搬ゲー
ト１４及び１７は常に接続状態となる。したがつ
て、データ入力信号線１に入力したデータは、デ
ータ信号線３に伝搬され、インバータ１０を通
り、データ信号線４で位相が逆転し、さらにデー
タ信号線６へ伝搬され、インバータ１２を通り、
データ信号線８で位相が再び逆転し、データ出力
信号線１８へデータ入力信号線１と同じデータが
出力される。すなわち、信号線１９の組合せ回路
化制御信号により、クロツク信号φ1、φ2の論理
値のいかんにかゝわらず、データ信号線を常に接
続状態にするとゝもにフイードバツクループを前
に切断状態とすることにより、当該フリツプフロ
ツプを組合せ回路化することができる。
なお、第２図では、フイードバツクループを切
断、接続するスイツチ回路として伝搬ゲートを用
い、該スイツチ回路を制御し、データ信号線を常
に接続状態とし、フイードバツクループを常に切
断状態とする制御回路をNANDゲートを用いて
構成したが、該制御回路として、フイードバツク
ループを切断、接続するスイツチ回路を設けた順
序回路に対し、第１に組合せ回路、データ入力信
号線、データ出力信号線、及びフイードバツクル
ープより成る順序回路においては、フイードバツ
クループを常に切断状態とする制御が行なえ、第
２に組合せ回路、データ入力信号線、データ出力
信号線、フイードバツクループ、さらに順序回路
を制御する信号線、及び組合せ回路内の信号線を
切断、接続するスイツチ回路より成る順序回路に
おいては、順序回路を制御する論理値のいかんに
かゝわらず、組合せ回路内の信号線を常に接続状
態とし、フイードバツクループを常に切断状態と
する制御が行なえ、かつ第１及び第２の場合とも
該順序回路に対し、該順序回路の論理動作を行な
える制御が保証される回路ならば、その構成は何
でもよい。
断、接続するスイツチ回路として伝搬ゲートを用
い、該スイツチ回路を制御し、データ信号線を常
に接続状態とし、フイードバツクループを常に切
断状態とする制御回路をNANDゲートを用いて
構成したが、該制御回路として、フイードバツク
ループを切断、接続するスイツチ回路を設けた順
序回路に対し、第１に組合せ回路、データ入力信
号線、データ出力信号線、及びフイードバツクル
ープより成る順序回路においては、フイードバツ
クループを常に切断状態とする制御が行なえ、第
２に組合せ回路、データ入力信号線、データ出力
信号線、フイードバツクループ、さらに順序回路
を制御する信号線、及び組合せ回路内の信号線を
切断、接続するスイツチ回路より成る順序回路に
おいては、順序回路を制御する論理値のいかんに
かゝわらず、組合せ回路内の信号線を常に接続状
態とし、フイードバツクループを常に切断状態と
する制御が行なえ、かつ第１及び第２の場合とも
該順序回路に対し、該順序回路の論理動作を行な
える制御が保証される回路ならば、その構成は何
でもよい。
また、本発明は第２図のようなフリツプフロツ
プにとどまらず、例えば第３図のような一般の順
序回路に対しても、第４図のように、当該順序回
路におけるフイードバツクループに該フイードバ
ツクループを切断、接続するスイツチ回路１００
と、該スイツチ回路を制御するスイツチ制御回路
１０１を設けることにより、該スイツチ回路１０
１の制御により当該順序回路に与えられた順序回
路としての論理動作をさせる他、例えばクロツク
信号のような、順序回路を制御する信号の論理値
のいかんにかゝわらず、データ信号線を常に接続
状態とし、フイードバツクループを常に切断状態
とすることで適用が可能である。なお、第３図及
び第４図において、３０はデータ入力信号線であ
り、順序回路を制御する信号線も包含する場合も
ある。４０はデータ出力信号線、５０はフイード
バツクループである。
プにとどまらず、例えば第３図のような一般の順
序回路に対しても、第４図のように、当該順序回
路におけるフイードバツクループに該フイードバ
ツクループを切断、接続するスイツチ回路１００
と、該スイツチ回路を制御するスイツチ制御回路
１０１を設けることにより、該スイツチ回路１０
１の制御により当該順序回路に与えられた順序回
路としての論理動作をさせる他、例えばクロツク
信号のような、順序回路を制御する信号の論理値
のいかんにかゝわらず、データ信号線を常に接続
状態とし、フイードバツクループを常に切断状態
とすることで適用が可能である。なお、第３図及
び第４図において、３０はデータ入力信号線であ
り、順序回路を制御する信号線も包含する場合も
ある。４０はデータ出力信号線、５０はフイード
バツクループである。
以上説明したように、本発明によれば、順序回
路は、従来の当該順序回路に与えられた論理動作
を行う以外に、当該順序回路を制御する信号の論
理値のいかんにかゝわらず、常に組合せ回路内の
信号線を接続状態とし、フイードバツクループを
常に切断状態とすることにより組合せ回路化され
るため、従来のＤアルゴリズムでなしえなかつた
順序回路を含む論理回路について、従来のＤアル
ゴリズムによる故障診断が可能となる。
路は、従来の当該順序回路に与えられた論理動作
を行う以外に、当該順序回路を制御する信号の論
理値のいかんにかゝわらず、常に組合せ回路内の
信号線を接続状態とし、フイードバツクループを
常に切断状態とすることにより組合せ回路化され
るため、従来のＤアルゴリズムでなしえなかつた
順序回路を含む論理回路について、従来のＤアル
ゴリズムによる故障診断が可能となる。
第１図は従来の順序回路の構成例を示す図、第
２図は第１図の順序回路に本発明の組合せ回路化
方法を施した構成例を示す図、第３図は順序回路
の一般例を示す図、第４図は第３図の回路に対し
て本発明を実現するための構成例を示す図であ
る。 １……データ入力信号線、２，９……クロツク
入力信号線、３，４，５，６，７，８……データ
信号線、１８……データ出力信号線、１０，１
１，１２，１３……インバータ、１４，１５，１
６，１７……伝搬ゲート、１９……組合せ回路化
信号入力線、２０，２１……伝搬ゲート、２２，
２３，２４，２５……組合せ回路化制御信号線、
２６，２７……NANDゲート。
２図は第１図の順序回路に本発明の組合せ回路化
方法を施した構成例を示す図、第３図は順序回路
の一般例を示す図、第４図は第３図の回路に対し
て本発明を実現するための構成例を示す図であ
る。 １……データ入力信号線、２，９……クロツク
入力信号線、３，４，５，６，７，８……データ
信号線、１８……データ出力信号線、１０，１
１，１２，１３……インバータ、１４，１５，１
６，１７……伝搬ゲート、１９……組合せ回路化
信号入力線、２０，２１……伝搬ゲート、２２，
２３，２４，２５……組合せ回路化制御信号線、
２６，２７……NANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 組合せ回路、データ入力信号線、データ出力
信号線及びフイードバツクループより成る順序回
路において、前記フイードバツクループを切断、
接続するスイツチ回路と、該スイツチ回路を制御
する制御回路を設け、該制御回路の制御により、
当該順序回路としての論理動作を行わせる以外
に、前記フイードバツクループを常に切断状態と
することにより、当該順序回路を組合せ回路とす
ることを特徴とする順序回路の組合せ回路化方
法。 ２ 組合せ回路、データ入力信号線、データ出力
信号線、フイードバツクループ及び組合せ回路内
の信号線を切断、接続するスイツチ回路より成る
順序回路において、前記フイードバツクループを
切断、接続するスイツチ回路と、該スイツチ回路
及び前記組合せ回路内の信号線を切断、接続する
スイツチ回路を制御するスイツチ制御回路を設
け、該スイツチ制御回路の制御により、当該順序
回路としての論理動作を行わせる以外に、当該順
序回路を制御する信号の論理値のいかんにかゝわ
らず、前記組合せ回路内の信号線を常に接続状態
とし、かつ前記フイードバツクループを常に切断
状態とすることにより、当該順序回路を組合せ回
路とすることを特徴とする順序回路の組合せ回路
化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5695380A JPS56153838A (en) | 1980-04-28 | 1980-04-28 | Method for converting sequential circuit into combinatorial circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5695380A JPS56153838A (en) | 1980-04-28 | 1980-04-28 | Method for converting sequential circuit into combinatorial circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153838A JPS56153838A (en) | 1981-11-28 |
| JPH0128351B2 true JPH0128351B2 (ja) | 1989-06-02 |
Family
ID=13041902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5695380A Granted JPS56153838A (en) | 1980-04-28 | 1980-04-28 | Method for converting sequential circuit into combinatorial circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56153838A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2835266B2 (ja) * | 1993-08-30 | 1998-12-14 | 富士通株式会社 | プログラマブル論理回路 |
| TW222725B (en) * | 1993-07-09 | 1994-04-21 | Philips Electronics Nv | Testing sequential logic circuit upon changing into combinatorial logic circuit |
-
1980
- 1980-04-28 JP JP5695380A patent/JPS56153838A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153838A (en) | 1981-11-28 |
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