JPH02285586A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH02285586A JPH02285586A JP1106204A JP10620489A JPH02285586A JP H02285586 A JPH02285586 A JP H02285586A JP 1106204 A JP1106204 A JP 1106204A JP 10620489 A JP10620489 A JP 10620489A JP H02285586 A JPH02285586 A JP H02285586A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- cmos
- integrated circuit
- cascade
- ternary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003068 static effect Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にＣＭＯＳインバータ回路
を含む集積回路に関する。
を含む集積回路に関する。
従来、ＣＭＯＳインバータ回路には、一般に２進数か用
いられ、従って電源は崖−であった。
いられ、従って電源は崖−であった。
第３図は従来の集積回路の一例の回路図である。
インバータ９は、ｎチャネル１〜ランシスタＱ３の１〜
レインが負荷抵抗Ｒを介してＶＤＤ電源端１に接続して
いた。
レインが負荷抵抗Ｒを介してＶＤＤ電源端１に接続して
いた。
インバータ１０も同様の構成て、ニュつのインバータ９
，１０は互に入出力端を交叉接続してフリップフロップ
を構成し、ｎチャネルｌ−ランジスタＱ１．Ｑ２を介し
てデータＭ、Ｄ、Ｄ及びワード線Ｗに接続して′Ｈ°”
又は“”ｌ、゛の電位レベルの２状態を有するスタテッ
クメモリを構成している。
，１０は互に入出力端を交叉接続してフリップフロップ
を構成し、ｎチャネルｌ−ランジスタＱ１．Ｑ２を介し
てデータＭ、Ｄ、Ｄ及びワード線Ｗに接続して′Ｈ°”
又は“”ｌ、゛の電位レベルの２状態を有するスタテッ
クメモリを構成している。
上述した従来の２進数の集積回路は、” ｉｆ ”又は
“Ｌ”の２状態しかとれないため、これよりも情報量を
増やすためには１ヘツト数を増やさなりればならないの
で、結果として集積回路の配線数が増え、回路構成が複
雑になったりＩＣチップの高集積化を妨なけるという欠
点かあった。
“Ｌ”の２状態しかとれないため、これよりも情報量を
増やすためには１ヘツト数を増やさなりればならないの
で、結果として集積回路の配線数が増え、回路構成が複
雑になったりＩＣチップの高集積化を妨なけるという欠
点かあった。
本発明の目的は高集積化されたインバータの集積回路を
提供することにある。
提供することにある。
本発明の集積回路は、ドレインがドレイン電圧の電源端
に接続しソースが前記ドレイン電圧の中間電圧を有する
中間電源端に接続する第１のＣＭＯＳインバータと、共
通ドレインが前記第１のＣＭＯＳインバータの出力端に
接続し共通ソースか接地電位点に接続し、かつカスケー
ド接続の初段入力端が前記第１のインバータの入力端に
接続した第２．第３のＣＭＯＳインバータよりなるカス
ケード・インバータとを有するＣＭＯ３３進インバータ
回路を含んて構成されている。
に接続しソースが前記ドレイン電圧の中間電圧を有する
中間電源端に接続する第１のＣＭＯＳインバータと、共
通ドレインが前記第１のＣＭＯＳインバータの出力端に
接続し共通ソースか接地電位点に接続し、かつカスケー
ド接続の初段入力端が前記第１のインバータの入力端に
接続した第２．第３のＣＭＯＳインバータよりなるカス
ケード・インバータとを有するＣＭＯ３３進インバータ
回路を含んて構成されている。
第１図は本発明の一実施例の回路図である。
集積回路はＣＭＯ３３進インバータ部５，８を用いて３
状態かとれるスタティックラッチによるメモリ回路を構
成し７ている。
状態かとれるスタティックラッチによるメモリ回路を構
成し７ている。
ＣＭＯ３３進インバータ部５は、ＶＤＤ電源］及び（１
／２）ＶＤＤ電源端２との間に挿入したＣＭＯ８のイン
バータ３と、その出力点Ｎ１に共通１ヘレインＮ２が接
続され、共通ソースが接地電位点に接続され、かつ節点
Ｎ３を介してカスケード接続された初段入力端Ｎ４がイ
ンハーク３の入力端Ｎ、に接続した二つのＣＭＯＳイン
ハークのカスケ−１へ・インバータ４とを有している。
／２）ＶＤＤ電源端２との間に挿入したＣＭＯ８のイン
バータ３と、その出力点Ｎ１に共通１ヘレインＮ２が接
続され、共通ソースが接地電位点に接続され、かつ節点
Ｎ３を介してカスケード接続された初段入力端Ｎ４がイ
ンハーク３の入力端Ｎ、に接続した二つのＣＭＯＳイン
ハークのカスケ−１へ・インバータ４とを有している。
ＣＭＯ３３進インバータ部も、同一の構成である。
ｎチャネルトランジスタＱ１．Ｑ２のゲートに供給され
るワード線Ｗの信号を“０″がら１°。
るワード線Ｗの信号を“０″がら１°。
に立ち上けると、トランジスタＱｌ、Ｑ２がオンしてデ
ジット線り、Ｄの信号が記憶される。
ジット線り、Ｄの信号が記憶される。
ワード線Ｗの信号を“１“がら０″へ立ち１−けると、
各インバータに記憶された状！ぷはデジット線り、Ｄの
信号の影響を受けなくなる。
各インバータに記憶された状！ぷはデジット線り、Ｄの
信号の影響を受けなくなる。
この記憶された状態は第−表に示すテシッ１−線り、１
）の信号の安定状態の３種類である。
）の信号の安定状態の３種類である。
第−表
以上説明したように本発明は、従来の２進数インバータ
の集積回路に対し中間電圧の被電位供給点を有する３進
数インバータの集積回路であるため、配線数が少なく高
集積化できるという効果かある。
の集積回路に対し中間電圧の被電位供給点を有する３進
数インバータの集積回路であるため、配線数が少なく高
集積化できるという効果かある。
２進ラツチは４ビツトで１６状態を表現できるか、この
２進ラツチは３ビツトても２７状態を表現できる。
２進ラツチは３ビツトても２７状態を表現できる。
第２図は第１図の回路の動作を説明するためのテータ線
信号電圧−ラッチ電圧特性図である。
信号電圧−ラッチ電圧特性図である。
ここてＶ Ｄ ］）は５Ｖである。
本実施例ではＣＭＯＳインバータをスタテックメモリ回
路について応用したが、ＣＭＯ８３進インバータを用い
た他の論理回路についても同様の効果がある。
路について応用したが、ＣＭＯ８３進インバータを用い
た他の論理回路についても同様の効果がある。
また、中間電圧は（］／２）てなくても良い。
第１図は本発明の一実施例の回路図、第２１ソ１は第１
図の回路の動作を説明するためのデータ線信号電圧−ラ
ッチ電圧特性図、第３図は従来の′Ｌ積回路の一例の回
路図である。 １・・・ＶＤＤ電圧端、２・・・（１／２）ＶＤＤ電圧
端、３．６・・・インバータ、４，７・・・カスケード
・インバータ、５，８・・・ＣＭＯ８３進インバータ部
、８・・・スタテックメモリセル。 代理人 弁理士 内 原 晋 ≧１ｈ〉＋−国
図の回路の動作を説明するためのデータ線信号電圧−ラ
ッチ電圧特性図、第３図は従来の′Ｌ積回路の一例の回
路図である。 １・・・ＶＤＤ電圧端、２・・・（１／２）ＶＤＤ電圧
端、３．６・・・インバータ、４，７・・・カスケード
・インバータ、５，８・・・ＣＭＯ８３進インバータ部
、８・・・スタテックメモリセル。 代理人 弁理士 内 原 晋 ≧１ｈ〉＋−国
Claims (1)
- ドレインがドレイン電圧の電源端に接続しソースが前記
ドレイン電圧の中間電圧を有する中間電源端に接続する
第１のＣＭＯＳインバータと、共通ドレインが前記第１
のＣＭＯＳインバータの出力端に接続し共通ソースが接
地電位点に接続し、かつカスケード接続の初段入力端が
前記第１のインバータの入力端に接続した第２、第３の
ＣＭＯＳインバータよりなるカスケード・インバータと
を有するＣＭＯＳ３進インバータ回路を含むことを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106204A JPH07118197B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106204A JPH07118197B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285586A true JPH02285586A (ja) | 1990-11-22 |
| JPH07118197B2 JPH07118197B2 (ja) | 1995-12-18 |
Family
ID=14427633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106204A Expired - Fee Related JPH07118197B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118197B2 (ja) |
-
1989
- 1989-04-25 JP JP1106204A patent/JPH07118197B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118197B2 (ja) | 1995-12-18 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |