JPS59231914A - クロツク信号発生回路 - Google Patents
クロツク信号発生回路Info
- Publication number
- JPS59231914A JPS59231914A JP58106984A JP10698483A JPS59231914A JP S59231914 A JPS59231914 A JP S59231914A JP 58106984 A JP58106984 A JP 58106984A JP 10698483 A JP10698483 A JP 10698483A JP S59231914 A JPS59231914 A JP S59231914A
- Authority
- JP
- Japan
- Prior art keywords
- node
- signal
- gate
- drain
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ８）ランジスタを用いたクロック信号発
生回路に関する。ＣＭＯＳスタティック・メモリはＮＭ
ＯＳダイナミック・メモリに比べ消費電力が小さくかつ
回路構成が簡単である反面メモリ・セルがトランジスタ
６ケで構成されて−・るため、大容量化が困難である。
生回路に関する。ＣＭＯＳスタティック・メモリはＮＭ
ＯＳダイナミック・メモリに比べ消費電力が小さくかつ
回路構成が簡単である反面メモリ・セルがトランジスタ
６ケで構成されて−・るため、大容量化が困難である。
そこで両者の利点を生かし周辺回路に０Ｍ０８回路を採
用した１トランジスタ型ダイナミツクメモリの開発が行
なわれるようになってきた。
用した１トランジスタ型ダイナミツクメモリの開発が行
なわれるようになってきた。
ダイナミック型メモリではメモリ・セルへの＋１Ｉ１１
書込みレベルは電位が高いほどデータ保持時間及び耐α
線特性の点で有利であるため、ワード線のレベルを（電
源電圧■ＤＤ＋トランジスタしき（・値電圧ＶＴ ）以
上に持ち上げ、メモリ・セルへの１１１′書込みレベル
をＶＤＤにしている。
書込みレベルは電位が高いほどデータ保持時間及び耐α
線特性の点で有利であるため、ワード線のレベルを（電
源電圧■ＤＤ＋トランジスタしき（・値電圧ＶＴ ）以
上に持ち上げ、メモリ・セルへの１１１′書込みレベル
をＶＤＤにしている。
従来の０ＭＯ８）ランリスクを用いたクロック信号発生
回路は出力端子と電源電圧（以下ＶＤＤとする。）との
間にＰチャンネル・トランジスタ（以下Ｐｃｈ Ｔｒと
する。）を用いて（・るため単なるインバータ回路で＋
１１ルベルをＶＤＤ 電位にできる。しかし、０ＭＯ
８）ランリスクは栴造上ＶＤＤと接地電圧（以下ＧＮＤ
とする。）どの間にＮ Ｐ Ｎ Ｐ。
回路は出力端子と電源電圧（以下ＶＤＤとする。）との
間にＰチャンネル・トランジスタ（以下Ｐｃｈ Ｔｒと
する。）を用いて（・るため単なるインバータ回路で＋
１１ルベルをＶＤＤ 電位にできる。しかし、０ＭＯ
８）ランリスクは栴造上ＶＤＤと接地電圧（以下ＧＮＤ
とする。）どの間にＮ Ｐ Ｎ Ｐ。
構成のサイリスク（以下８ＣＲとする。）が存在するた
め０ＭＯ８）ランリスクを用いたクロック信号発生回路
の出力をプート容量を用いてＶＤＤ以上の電位にすると
上記ＳＣμが導通（以下ＯＮという。）してＶＤＤから
ＧＮＤへ過電流が流れるため出力をＶＤＤ以上にできな
いという欠点があった。
め０ＭＯ８）ランリスクを用いたクロック信号発生回路
の出力をプート容量を用いてＶＤＤ以上の電位にすると
上記ＳＣμが導通（以下ＯＮという。）してＶＤＤから
ＧＮＤへ過電流が流れるため出力をＶＤＤ以上にできな
いという欠点があった。
本発明の目的は上記ＳＣ几をＯＮさせずに出力をＶＤＤ
以上にできるクロック信号発生回路を提供する事である
。
以上にできるクロック信号発生回路を提供する事である
。
本発明によれば、０ＭＯ８）ランリスクを用いたクロッ
ク信号発生回路において、第１のインバータ回路の入力
を第１の入力信号に、出力を第１の節点にそれぞれ接続
し、第１のトランジスタのドレインを前、記第１の節点
に、ゲートを第２の入力信号に、ソースを第２の節点に
それぞれ接続し、前記第１．第２の節点間に第１の遅延
回路と第１のコンデンサの直列回路をそう入し、第２の
トランジスタのドレインを前記第２の節点に、ゲートを
第３の節点に、ソースを第１の電源にそれぞれ接続し、
第３のトランジスタのドレインを第２の電源に、ゲート
を前記第２の節点に、ソースを出力信号にそれぞれ接続
し、第４のトランジスタのドレインを前記出力信号に、
ゲートを前記第１の入力信号に、ソースを前記第１の電
源にそれぞれ接続し、第２のインバータ回路の入力を前
記第２の入力信号に、出力を前記第３の節点にそれぞれ
接続し、前記第３の節点と前記出力信号間に第２の遅延
回路と第２のコンデンサーの直列回路をそう入してなる
回路で構成されていることを特徴とするクロック信号発
生回路が得られる。
ク信号発生回路において、第１のインバータ回路の入力
を第１の入力信号に、出力を第１の節点にそれぞれ接続
し、第１のトランジスタのドレインを前、記第１の節点
に、ゲートを第２の入力信号に、ソースを第２の節点に
それぞれ接続し、前記第１．第２の節点間に第１の遅延
回路と第１のコンデンサの直列回路をそう入し、第２の
トランジスタのドレインを前記第２の節点に、ゲートを
第３の節点に、ソースを第１の電源にそれぞれ接続し、
第３のトランジスタのドレインを第２の電源に、ゲート
を前記第２の節点に、ソースを出力信号にそれぞれ接続
し、第４のトランジスタのドレインを前記出力信号に、
ゲートを前記第１の入力信号に、ソースを前記第１の電
源にそれぞれ接続し、第２のインバータ回路の入力を前
記第２の入力信号に、出力を前記第３の節点にそれぞれ
接続し、前記第３の節点と前記出力信号間に第２の遅延
回路と第２のコンデンサーの直列回路をそう入してなる
回路で構成されていることを特徴とするクロック信号発
生回路が得られる。
次に、本発明をその実施例に従い図面を用いて詳細に説
明する。
明する。
第１図は本発明の一実施例を示す回路接続図でＮｌに、
ゲートは入力信号病Ｎに、ソースはＶｆｔｊにそれぞれ
接続され、Ｎチャンネルトランジスタ（以下Ｎｃｈ Ｔ
ｒとする。）Ｑ２のドレインは節点Ｎ、に、ゲートは入
力信号５２’ＩＮに、ソースはＧＮＤにそれぞれ接続さ
れ、トランジスタ（以下Ｔｒとする。）ＱｌとＱ、で入
力信゛号Ｊ’ＩＮを入力、節点Ｎ８を出力とするインバ
ータ１を構成する。ＮｃｈＴｒＱ、のドレインは節点Ｎ
１に、ゲートはプル・アップ信号ＯＵに、ソースは節点
Ｎ、にそれぞれ接続され、Ｐｃｈ Ｔｒ Ｑ、のドレイ
ンは節点Ｎｓに、ゲートは節点Ｎｌに、ソースはＶＤＤ
にそれぞれ接続さね、Ｎｃｈ Ｔｒ Ｑａのドレインは
節点Ｎ３に、ゲートは節点Ｎ、に、ソースはＧＮＤにそ
れ−ぞれ接続され、コンデンサーＣ１の一方は節点Ｎ３
に、他方はＧＮＤにそれぞれ接続されＰｃｈ Ｔｒ Ｑ
ｅのドレインは節点Ｎ４に、ゲートは節点Ｎ３に、ソー
スはＶＤＤにそれぞれ接続され、Ｎｃｈ Ｔｒ Ｑｔの
ドレインは節点Ｎ番に、ゲートは節点Ｎ、に、ソースは
ＧＮＤ にそれぞれ接続され、ＴｒＱ４− Ｑａ −Ｑ
ｅ −Ｑｔとコンデン方は節点Ｎ、に、他方は節点Ｎ４
にそれぞれ接続され、Ｎｃｈ Ｔｒ Ｑａのドレインは
節点Ｎ２に、ゲートは節点Ｎ、に、ソースはＧＮＤにそ
れぞれ接続されＮｃｈ Ｔｒ ＱｌｌのドレインはＶＤ
Ｄに、ゲートは節点Ｎ、に、ソースは出力信号〆ＯＵＴ
Ｋそれぞれ接続され、Ｎｃｈ Ｔｒ Ｑｌ。のドレイ
ンは出力信号１ｏｕＴに、ゲートは入力信号ＯＩＮに、
ソースはＧＮＤにそれぞれ接続され、Ｐｃｈ Ｔｒ Ｑ
ｌｌのドレインは節点ＮＩｌに、ゲートはプル・アップ
信号ＯＵに、ソースはｖＤＤにそれぞれ接続され、Ｎｃ
ｈ Ｔｒ Ｑｌ２のドレインは節点Ｎ６に、ゲートはプ
ル・アップ信号ＯＵに、ソースはＧＮＤにそれぞれ接続
され、 ＴｒＱ＊ ＊ ｖ Ｑｔ ｔでプル・アップ信
号ダυを入力、節点Ｎ。
ゲートは入力信号病Ｎに、ソースはＶｆｔｊにそれぞれ
接続され、Ｎチャンネルトランジスタ（以下Ｎｃｈ Ｔ
ｒとする。）Ｑ２のドレインは節点Ｎ、に、ゲートは入
力信号５２’ＩＮに、ソースはＧＮＤにそれぞれ接続さ
れ、トランジスタ（以下Ｔｒとする。）ＱｌとＱ、で入
力信゛号Ｊ’ＩＮを入力、節点Ｎ８を出力とするインバ
ータ１を構成する。ＮｃｈＴｒＱ、のドレインは節点Ｎ
１に、ゲートはプル・アップ信号ＯＵに、ソースは節点
Ｎ、にそれぞれ接続され、Ｐｃｈ Ｔｒ Ｑ、のドレイ
ンは節点Ｎｓに、ゲートは節点Ｎｌに、ソースはＶＤＤ
にそれぞれ接続さね、Ｎｃｈ Ｔｒ Ｑａのドレインは
節点Ｎ３に、ゲートは節点Ｎ、に、ソースはＧＮＤにそ
れ−ぞれ接続され、コンデンサーＣ１の一方は節点Ｎ３
に、他方はＧＮＤにそれぞれ接続されＰｃｈ Ｔｒ Ｑ
ｅのドレインは節点Ｎ４に、ゲートは節点Ｎ３に、ソー
スはＶＤＤにそれぞれ接続され、Ｎｃｈ Ｔｒ Ｑｔの
ドレインは節点Ｎ番に、ゲートは節点Ｎ、に、ソースは
ＧＮＤ にそれぞれ接続され、ＴｒＱ４− Ｑａ −Ｑ
ｅ −Ｑｔとコンデン方は節点Ｎ、に、他方は節点Ｎ４
にそれぞれ接続され、Ｎｃｈ Ｔｒ Ｑａのドレインは
節点Ｎ２に、ゲートは節点Ｎ、に、ソースはＧＮＤにそ
れぞれ接続されＮｃｈ Ｔｒ ＱｌｌのドレインはＶＤ
Ｄに、ゲートは節点Ｎ、に、ソースは出力信号〆ＯＵＴ
Ｋそれぞれ接続され、Ｎｃｈ Ｔｒ Ｑｌ。のドレイ
ンは出力信号１ｏｕＴに、ゲートは入力信号ＯＩＮに、
ソースはＧＮＤにそれぞれ接続され、Ｐｃｈ Ｔｒ Ｑ
ｌｌのドレインは節点ＮＩｌに、ゲートはプル・アップ
信号ＯＵに、ソースはｖＤＤにそれぞれ接続され、Ｎｃ
ｈ Ｔｒ Ｑｌ２のドレインは節点Ｎ６に、ゲートはプ
ル・アップ信号ＯＵに、ソースはＧＮＤにそれぞれ接続
され、 ＴｒＱ＊ ＊ ｖ Ｑｔ ｔでプル・アップ信
号ダυを入力、節点Ｎ。
を出力とするインバータ３を構成する。Ｐｃｈ ＴｒＱ
８．のドレインは節点Ｎ６に、ゲートは節点Ｎ５にソー
スはｖＤＤにそれぞれ接続され、Ｎｃｈ ＴｒＱ１４の
ドレインは節点Ｎ６に、ゲートは節点Ｎ。
８．のドレインは節点Ｎ６に、ゲートは節点Ｎ５にソー
スはｖＤＤにそれぞれ接続され、Ｎｃｈ ＴｒＱ１４の
ドレインは節点Ｎ６に、ゲートは節点Ｎ。
に、ソースはＧＮＤにそれぞれ接続され、コンデンサー
Ｃ８の一方は節点Ｎ６に、他方はＧ Ｎ Ｄにそれぞれ
接続され、Ｐｃｈ Ｔｒ Ｑ、、のドレインは節点Ｎ７
に、ゲートは節点Ｎ６に、ソースはＶＤＤにそれぞれ接
続され、Ｎｃｈ Ｔｒ Ｃ１６のドレインは節点Ｎ７に
、ゲートは節点Ｎ６に、ソースはＧＮＤにそれぞれ接続
されＴ ｒ Ｑｔｓ ｔ Ｃ１４ｙ Ｑｌｔ ｔ Ｑｔ
ｅとコンデンサー〇、で節点Ｎ、を入力、節点Ｎ７を出
力とする遅延回路４を構成する。コンデンサー０４の一
方は出力信号０゜ＵＴに他方は節点Ｎ、にそれぞれ接続
する。
Ｃ８の一方は節点Ｎ６に、他方はＧ Ｎ Ｄにそれぞれ
接続され、Ｐｃｈ Ｔｒ Ｑ、、のドレインは節点Ｎ７
に、ゲートは節点Ｎ６に、ソースはＶＤＤにそれぞれ接
続され、Ｎｃｈ Ｔｒ Ｃ１６のドレインは節点Ｎ７に
、ゲートは節点Ｎ６に、ソースはＧＮＤにそれぞれ接続
されＴ ｒ Ｑｔｓ ｔ Ｃ１４ｙ Ｑｌｔ ｔ Ｑｔ
ｅとコンデンサー〇、で節点Ｎ、を入力、節点Ｎ７を出
力とする遅延回路４を構成する。コンデンサー０４の一
方は出力信号０゜ＵＴに他方は節点Ｎ、にそれぞれ接続
する。
次に第２図を用（・て第１図の本発明によるクロック信
号発生回路の動作を説明する。
号発生回路の動作を説明する。
） 時刻ｔ、で入力信号病ＮがＩＯｌル
ベルになると節点へ、が１ｌＩ１１レベルになり、Ｎｃ
ｂ Ｔｒ Ｑ、はプル・アップ信号ダυが１１ルベルで
あるためＯＮしており、節点Ｎ、はＮｃｈのしき（・値
電圧をＶＴＮ（以下ＶＴＮとする。）とすると（ＶＤＤ
〜ＶＴＮ ） にガり出力ｍＭｌｏｕｒハＣＶＤＤ−
２ＶｒＮ”）ＩＫナル。
ベルになると節点へ、が１ｌＩ１１レベルになり、Ｎｃ
ｂ Ｔｒ Ｑ、はプル・アップ信号ダυが１１ルベルで
あるためＯＮしており、節点Ｎ、はＮｃｈのしき（・値
電圧をＶＴＮ（以下ＶＴＮとする。）とすると（ＶＤＤ
〜ＶＴＮ ） にガり出力ｍＭｌｏｕｒハＣＶＤＤ−
２ＶｒＮ”）ＩＫナル。
時刻ｔ、で、遅延回路２の出力である節点Ｎ４が１１１
１１ノベルになるとコンデンサー〇ｔのカップリングに
よって節点Ｎ２が（ＶＤＤ十ｖＴＮ ） 以上に々り
出力信号０ｏｖｔはＶＤＤになる。時刻ｔ３で７”ル・
アップ信号１ｕが１０１ルベルになると、インバータ３
の出力である節点Ｎ、が１１１ルベルになりＮｃｈＴｒ
Ｃ８がＯＮして節点Ｎ、はｌＯルベルになる。
１１ノベルになるとコンデンサー〇ｔのカップリングに
よって節点Ｎ２が（ＶＤＤ十ｖＴＮ ） 以上に々り
出力信号０ｏｖｔはＶＤＤになる。時刻ｔ３で７”ル・
アップ信号１ｕが１０１ルベルになると、インバータ３
の出力である節点Ｎ、が１１１ルベルになりＮｃｈＴｒ
Ｃ８がＯＮして節点Ｎ、はｌＯルベルになる。
又、遅延回路４の出力である節点Ｎ、がｌ１ｌｌルベル
になるとコンデンサーＣ４の力、ブリングによって出力
信号０゜ＵＴは（ＶＤＤ＋ ＶＴＮ ）以上に力る。
になるとコンデンサーＣ４の力、ブリングによって出力
信号０゜ＵＴは（ＶＤＤ＋ ＶＴＮ ）以上に力る。
以上説明したように本発明ではクロック信号発生回路に
於て、ＶＤＩ）を超える電位になる節点にＰｃｈ Ｔｒ
を接続して（・カいためＮＰＮＰ又はＰＮ ＰＮ構造が
無くクロック信号発生回路の出力をＶＤＤ以上の電圧に
できるという効果がある。
於て、ＶＤＩ）を超える電位になる節点にＰｃｈ Ｔｒ
を接続して（・カいためＮＰＮＰ又はＰＮ ＰＮ構造が
無くクロック信号発生回路の出力をＶＤＤ以上の電圧に
できるという効果がある。
第１図は本発明のクロック信号発生回路の一実施例を示
す回路接続図、第２図は第１図の回路の動作を説明する
ためのタイミングチャート図である。 図中、ＱｅｅＱａｔＱａｓＱｙ〜Ｑｔ。ｓ Ｑｌｔ ｔ
Ｑ１０ ＃ ＱｘａはＮｃｈ ＴｒｔＱＩＩＱ４．Ｑ
ａｆ Ｑｔｓｔ Ｑｔｓｔ ＱｘｓはＰｃｈ Ｔｒ 。 Ｎ、〜ヘラは節点名、！’ＩＮは入力信号、ＯＵはプル
・アップ信号、戸ＯＵＴは出力信号、１，３はインバー
タ回路、２，４は遅延回路、Ｃ１〜Ｃ４はコンデンサー
、ＶＤＤＩＩｉ電源を示す。
す回路接続図、第２図は第１図の回路の動作を説明する
ためのタイミングチャート図である。 図中、ＱｅｅＱａｔＱａｓＱｙ〜Ｑｔ。ｓ Ｑｌｔ ｔ
Ｑ１０ ＃ ＱｘａはＮｃｈ ＴｒｔＱＩＩＱ４．Ｑ
ａｆ Ｑｔｓｔ Ｑｔｓｔ ＱｘｓはＰｃｈ Ｔｒ 。 Ｎ、〜ヘラは節点名、！’ＩＮは入力信号、ＯＵはプル
・アップ信号、戸ＯＵＴは出力信号、１，３はインバー
タ回路、２，４は遅延回路、Ｃ１〜Ｃ４はコンデンサー
、ＶＤＤＩＩｉ電源を示す。
Claims (1)
- ＣＭＯ８）ランジスタを用いたクロック信号発生回路に
おいて、第１のインバータ回路の入力を第１の入力信号
に、出力を第１の節点にそれぞれ接続し、第１のトラン
ジスタのドレインを前記第１の節点に、ゲートを第２の
入力信号に、ソースを第２の節点にそれぞれ接続し、前
記第１．第２の節点間に第１の遅延回路と第１のコンデ
ンサの直列回路をそう人し、第２のトランジスタのドレ
インを前記第２の節点に、ゲートを第３の節点に、ソー
スを第１の電源にそれぞれ接続し、第３のトランジスタ
のドレインを第２の電源に、ゲートを前記第２の節点に
、ソースを出力信号にそれぞれ接続し、第４のトランジ
スタのドレインを前記出力信号に、ゲートを前記第１の
入力信号に、ソースを前記第１の電源にそれぞれ接続し
、第２のインバータ回路の入力を前記第２の入力信号に
、出力を前記第３の節点にそれぞれ接続し、前記第３の
節点と前記出力信号間に第２の遅延回路と第２のコンデ
ンサーの直列回路をそう人してなる回路で構成されてい
ることを特徴とするクロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106984A JPS59231914A (ja) | 1983-06-15 | 1983-06-15 | クロツク信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106984A JPS59231914A (ja) | 1983-06-15 | 1983-06-15 | クロツク信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231914A true JPS59231914A (ja) | 1984-12-26 |
Family
ID=14447523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106984A Pending JPS59231914A (ja) | 1983-06-15 | 1983-06-15 | クロツク信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886379A1 (en) * | 1994-03-30 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839117A (ja) * | 1982-06-07 | 1983-03-07 | Sharp Corp | Ｍｏｓトランジスタ駆動回路 |
-
1983
- 1983-06-15 JP JP58106984A patent/JPS59231914A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839117A (ja) * | 1982-06-07 | 1983-03-07 | Sharp Corp | Ｍｏｓトランジスタ駆動回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886379A1 (en) * | 1994-03-30 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
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