JPS63179615A - Ｃｍｏｓ昇圧信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主にＣＭＯ３回路により構成される、ＣＭ
Ｏ３昇圧信号発生回路に関するものである。

〔従来の技術〕

ＭＯＳデバイス、特にＭＯＳダイナミックＲＡＭ　（Ｄ
−ＲＡＭ）においては、外部から供給される電源電圧（
ＶＣＣ）よりも高い電位を必要とする場合がある。例え
ばＤ−ＲＡＭの読み出し動作は第５図に示すように、Ｍ
ＯＳキャパシタｌＯに蓄えられた電荷をアクセストラン
ジスタ１１のゲートにワード線１２信号を与えることに
よってビット線１３に読み出し、これをセンスアンプ１
５で増幅して、“１”、“０”を判別する。読み出す前
には通常ビット線１３をｖｃｅレベルにプリチャージす
る場合が多いが、この時、第６図に示すポテンシャル図
から分かる様に、アクセストランジスタ１１のゲートに
ワード線１２信号としてＶＣＣレベルを与えても、ゲー
ト下のチャネル１６のポテンシャルは（Ｖｃｃ　　Ｖい
）までしか上がらない為、メモリセル容量をＣ３とする
とＣｓ　Ｘ　（ＶｃｃＶ　ｔｈ）の電荷しかビット線１
３に読み出すことができず、読み出しマージンを損失し
ていることが分る。また、書き込み動作の場合は、ビッ
ト線１３の電位を外部入力信号によりＶｃｃ又は接地電
位（ＶＳＳ）にして、アクセストランジスタ１１を通し
て電荷蓄積ノードＮ、に高電位、又は低電位を書き込む
のであるが、高電位を書き込む時、ワード線信号１゛２
がＶＣＣレベルならば上記読出し動作で説明したのと同
じ理由で、ノードＮ８にはＶＣＣＶいのレベルしか書き
込まれず、リフレッシュ特性や耐ソフトエラー特性を悪
化させる。この様な損失を解消するためには、ワード線
信号をＶ。、＋ｖい以上に昇圧することが必要となる。

従来、内部信号を■。２以上に昇圧するためには、ＭＯ
ＳキャパシタとＮ−Ｍｏ３　トランジスタのみで構成し
た回路が用いられてきた。しかしＮ−Ｍｏ５トランジス
タのみで回路を構成した場合、回路が複雑になり、用い
るトランジスタ数が多く、消費電力も大きくなってしま
うという欠点がある。

簡単な回路で消費電力を小さくするためには、０ＭＯ３
で回路を構成すればよいのであるが、ＣＭＯＳインバー
タを構成するＰ−Ｍｏ３　トランジスタのソース又はド
レインの電位がＶＣＣ以上に上がると、いわゆるラッチ
アップ現象を起こしてデバイスを破壊してしまう。

第７図は０ＭＯ３で構成し、かつラッチアップを避ける
ことのできる従来のＣＭＯ５昇圧信号発生回路を示し、
第８図はその動作タイミングチャートを示す。両図にお
いて、φ、はトリガ信号、ＱＰｌはＰ−Ｍｏ３トランジ
スタ、ＱＮＩ、　ＱＮ２．　Ｃ８、はＮ−Ｍｏ３トラン
ジスタ、Ｃ５はＭＯＳキャパシタ、Ｄ、、Ｄ、は遅延回
路、Ｎｌ、Ｎ２．Ｎ３、Ｎ４はノードである。

以下、第７図の回路の動作を第８図を参照して説明する
。

トリガ信号φ、が“Ｈ”レベルの時、Ｐ−ＭＯＳトラン
ジスタＱＰＩはオフ、Ｎ−Ｍｏ３トランジスタＱＮ１は
オンで、ノードＮ１の電位はＶＳＳ、従ってＮ−Ｍｏ３
　トランジスタＱＮ２はオン状態である。

次にトリガ信号φ、が“Ｌ”レベルになると、トランジ
スタＱＰ１はオン、トランジスタＱＮｌはオフ、またト
ランジスタＱＮ□は遅延回路Ｄｌのため始めのうちはオ
ン状態であるので、ノードＮ１はトランジスタＱ□ｌ　
　Ｑｌｌ！を通して充電され始め、同時にノードＮ２の
電位はセルフブーストで■。

＋αまで上がるため結局ノードＮ１は■。、まで充電さ
れる。この時、遅延回路Ｄ２のために節点Ｎ１のＶＣＣ
レベルはノードＮ３に伝わっておらず、ノードＮ３はＶ
ＳＳレベルで、キャパシタＣ１はＶｃｃに充電される。

φ１が“Ｌ”に下がってしばらくするとノードＮ２はＶ
。に下がり、トランジスタＱＮｚはオフする。ここでト
ランジスタＱＰＩのドレインＮ４はｌ・ランジスタＱ。

によってノードＮｌとカットオフされ、ノードＮ１がＶ
ＣＣ以上に上がってもラフチアツブは起、こさない。ノ
ードＮ２がＶＣＣまで下がってしばらく後にノードＮ３
はＶｃＣまで上がり、キャパシタＣ１に蓄積されていた
電荷がノードＮ１に放出され、ノードＮ１の電位は■。

以上に昇圧される。

〔発明が解決しようとする問題点〕

従来のＣＭＯＳ昇圧信号発生回路は以上のように構成さ
れているので、ランチアンプを防ぐためには、第８図に
おいてトリガ信号φ、の立下がりからノードＮ３の立上
がりまでの遅延Δｔ２はφ、の立ち下がりからノードＮ
２の電位がＶＣＣに下がるまでの遅延Δｔ、より必ず大
きく取る必要があり、そのためノードＮ１の電位をＶｃ
ＣからＶＣＣ＋Δ■に上げるタイミングが遅くなるとい
う問題点があった。そしてこの問題点のため、例えば前
述のＤ−ＲＡＭのワード線信号が■ｃｃ＋Δ■に上昇す
るのが遅くなり、これが原因でＤ−ＲＡＭのアクセス時
間の高速化ができないという使用上不利な点が出てくる
ものであった。

この発明は上記の様な従来の問題点を解消するためにな
されたもので、ＣＭＯ３回路を用いて構成されて簡単な
構造、低消費電力の利点を持ち、かつラッチアップを起
こさず、高速に電源電圧以上に昇圧した信号を発生する
ことのできるＣＭＯＳ昇圧信号発生回路を得ることを目
的とする。

〔問題点を解決するための手段〕

この発明に係るＣＭＯＳ昇圧信号発生回路は、Ｐ−ＭＯ
Ｓトランジスタのドレイン（ソース）と昇圧されるノー
ドとの間に第２のＮ−ＭＯＳ　トランジスタを直列に挿
入し、そのＮ−ＭＯＳ　トランジスタのゲートを供給電
源に接続したものである。

〔作用〕

この発明にかかるＣＭＯＳ昇圧信号発生回路では、Ｐ−
ＭＯＳトランジスタのドレインと昇圧されるノードとの
間に挿入されたＮＭＯＳトランジスタにより、前記Ｐ−
ＭＯＳトランジスタのドレインは常に■Ｃｃ以上の電位
からカットオフされているため、ラッチアップを起こす
心配なく、高速に昇圧することが可能である。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例によるＣＭＯＳ昇圧（ｇ号発
生回路を示し、図においてＱ、、、Ｑ、、はそれぞれ第
７図と同じ第１のＰ−ＭＯＳトランジスタ、第１のＮ−
ＭＯＳトランジスタである。ＱＮ２は第１のＰＭＯ３ｈ
ＭＯＳトランジスタＱＰＩンと第１のＮ−ＭＯＳトラン
ジスタＱ）ｌ＋のドレインである昇圧ノードとの間に直
列に挿入された第２のＮ−ＭＯＳ　トランジスタであり
、該ＮＭＯＳトランジスタＱＮ□のゲートは、供給電源
に接続されている。

第２図は第１図で示した回路の動作のタイミングチャー
トを示す。

次に動作について説明する。時刻ｔ０でトリガ信号φ、
はＶ　ｃＣレベルにあり、トランジスタＱ、１はオフ、
ＱＮ＋はオンで、ＱＮ□はφ、のレベルに関係なく常に
オン状態であり、従ってｔｏではノードＮｌ、Ｎ３共Ｖ
ＳＳレベルである。次に時刻ｔ１でφ、が下がり始める
と、トランジスタＱＰＩがオン、Ｑ、、がオフし、ノー
ドＮ１及びキャパシタＣ１の充電が開始され、トランジ
スタＱ、４ｚのしきい値電圧を■い２とすると、ノード
Ｎ１とキャパシタＣ１はｖ　ｃｃ　　ｖ　ｔｈｚまで充
電される。時刻ｔ２でノードＮ１の電位がｖ　ｃｃ　　
ｖ　ｔｈｚに達すると同時にＮ３の電位が上昇し始め、
ノードＮ１の電位はＶＣＣ以上に昇圧される。この時、
トランジスタＱＨｔのために、ノードＮ４の電位はＶＣ
Ｃ以上に上がることはない。尚、ＶＣＣ＋Δ■に昇圧す
る場合、Δ■はキャパシタＣ１の容量を大きくすること
により、ΔＶ＜Ｖ、、の範囲でいくらでも大きくできる
。

本発明の他の実施例を第３図に示す。また第３図に示す
回路の動作のタイミングチャートを第４図に示す。

本実施例ではノードＮ１の電位を昇圧するための昇圧手
段は３つのＮ−ＭＯＳトランジスタＱＮ６゜ＱＮ４．　
　Ｃ１）Ｈと、２つのＭＯＳキャパシタＣ２，Ｃ１（容
量Ｃ２＜容量Ｃ１）と、遅延回路Ｄ３とからなっている
。φ、はトリガ信号φ、にほぼ同期したトリガ信号であ
る。

このような本実施例では、ＭＯＳキャパシタＣＩはトラ
ンジスタＱＮＳにより時刻１．の時点ですでにＶｃｃ−
Ｖい５まで充電されており、又ＭＯＳキャパシタＣ２の
容量はＭ　ＯＳキャパシタＣ１の容量より小さいので、
トリガ信号φ、が下がり始めてからノードＮ１の電位が
ｖｃＣ−ｖい、まで上昇するまでの時間が短く、トリガ
信号７゜を■。

からＶＳＳに立ち下げるタイミングを早くすることによ
って、さらにノードＮ１の昇圧の高速化が可能となる。

〔発明の効果〕

以上の様に、この発明によれば、ＣＭＯ５昇圧信号発生
回路においてＰ−ＭＯＳトランジスタのドレインを第２
のＮ−ＭＯＳ　トランジスタによりＶＣＣ以上の電位か
ら常時カットオフするようにしたので、簡単な構造、低
消費電力の利点を持ち、かつラッチアップを起こさずに
高速に昇圧することのできるＣＭＯＳ昇圧信号発生回路
を得ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるＣＭＯ５界圧信分圧信
号発生回路図、第２図は第１図の動作を説明するための
タイミングチャート図、第３図は本発明の他の実施例に
よるＣＭＯＳ昇圧信号発生回路を示す回路図、第４図は
第３図の回路の動作を説明するためのタイミングチャー
ト図、第５図は一般的なり−ＲＡＭのメモリセルを示す
図、第６図はメモリセルの読み出し動作を説明するため
のポテンシャル図、第７図は従来のＣＭＯＳ昇圧信号発
生回路の例を示す図、第８図は第７図の回路の動作を説
明するためのタイミングチャート図である。 Ｔ１はト°リガ信号、ＱＮ、、Ｑ、、は第１．第２のＮ
−ＭＯＳトランジスタ、Ｑ、はＰ−ＭＯＳトランジスタ
、Ｃ１はＭＯＳキャパシタ、Ｑ、、、　　ＱＮＳ。 Ｑ）Ｉｌｌは第４．第５．第６のＮ−ＭＯＳ　トランジ
スタ、Ｃ２はＭＯＳキャパシタ、φＬｔはφｔとほぼ同
期するトリガ信号、Ｄ３・・・遅延回路である。

Claims (3)

【特許請求の範囲】
1. （１）第１のＮチャネル型ＭＯＳトランジスタのソース
   を接地電源に、ドレインを第２のＮチャネル型ＭＯＳト
   ランジスタのソースに接続し、前記第２のＮ−ＭＯＳト
   ランジスタのドレインとＰチャネル型ＭＯＳトランジス
   タのドレインとを接続し、 前記Ｐ−ＭＯＳトランジスタのソースを供給電源に接続
   し、 前記第１のＮ−ＭＯＳトランジスタのゲートとＰ−ＭＯ
   Ｓトランジスタのゲートを共にトリガ信号に接続し、 前記第２のＮ−ＭＯＳトランジスタのゲートを供給電源
   に接続し、 前記第１のＮ−ＭＯＳトランジスタのドレインと前記第
   ２のＮ−ＭＯＳトランジスタのソースとを結ぶ節点を電
   源電圧以上の電位に昇圧する昇圧手段を備えたことを特
   徴とするＣＭＯＳ昇圧信号発生回路。
2. （２）上記昇圧手段は、 第１の端子を上記節点と接続したＭＯＳ容量と、出力端
   子を上記ＭＯＳ容量の第２の端子と接続し入力端子を上
   記節点と接続した複数のＭＯＳトランジスタより構成さ
   れる遅延回路とからなることを特徴とする特許請求の範
   囲第１項記載のＣＭＯＳ昇圧信号発生回路。
3. （３）上記昇圧手段は、 ドレインを上記節点に、ゲートを供給電源に接続した第
   ６のＮ−ＭＯＳトランジスタと、 第１の端子を該第６の−ＭＯＳトランジスタのソースに
   接続した第１のキャパシタより容量の小さい第２のＭＯ
   Ｓキャパシタと、ドレインを上記節点に、ゲートを上記
   第６のＮ−ＭＯＳトランジスタのソースに接続した第４
   のＮ−ＭＯＳトランジスタと、 第１の端子を該第４の−ＭＯＳトランジスタのソースに
   接続した第１のＭＯＳキャパシタと、ドレインとゲート
   を供給電源に、ソースを上記第４のＮ−ＭＯＳトランジ
   スタのソースに接続した第５のＮ−ＭＯＳトランジスタ
   と、 その出力端子を上記第１、第２のＭＯＳキャパシタの第
   ２の端子に入力端子を第２のトリガ信号に接続した遅延
   回路とからなることを特徴とする特許請求の範囲第１項
   記載のＣＭＯＳ昇圧信号発生回路。