JPS5842967B2 - レベル検出回路 - Google Patents

Description

【発明の詳細な説明】 この発明は高インピーダンス素子である電界効果トラン
ジスタをもって権威されるレベル検出回路に関する。

電界効果トランジスタ（以下トランジスタと称する）を
用いたレベル検出回路は、電位の高、低を２進情報の”
１”、”０″に対応させた２値情報信号を検出する情報
検出回路として、ＭＯ８記憶素子、ＭＯ８論理素子など
に使用されている。

このようなレベル検出回路は、入力信号の電位をあらか
じめ定められた基準電位と比較し、入力信号の電位がこ
の基準電位より高い電位にある場合は入力信号の電位を
高電位のレベルとななし、逆に基準電位より低い電位に
ある場合は入力信号の電位を低電位のレベルとみなし、
この入力信号の電位レベルに応じた信号を出力する機能
をもっている。

従来、この種のレベル検出回路として第１図に示すフリ
ップフロップ形式の回路が周知である。

即ちトランジスタＴ１及びＴ２はそのソースがトランジ
スタＴ３を通じて接地され、ドレインはそれぞれ互に相
手のゲートに接続されると共にトランジスタＴ４及びＴ
、を通じて電圧ＶＤの電源端子１１に接続され、ゲート
はそれぞれ入力端子１２及び基準電圧端子１３に接続さ
れる。

基準電圧端子１３の基準電位ＶＢ、は基準電圧発生回路
（図示せず）で生成され、その基準電圧発生回路の等価
出力インピーダンスＺＢ、は端子１３及び接地間に素子
１４として接続される。

端子１２に入力信号の電位Ｖｉが与えられ、その入力信
号系の等価インピーダンスＺｉは端子１２及び接地間に
素子１５として表わされる。

この第１図に示したレベル検出回路の動作については周
知であるので、その詳細な説明は省略し、この発明に係
る問題点について説明する。

その説明に当り、適用されるトランジスタＴ１〜Ｔ、は
工ンハンスメント形ｎチャンネルＭＯ８）ランジスタと
し、電源電圧ＶＤは現状におけるＭＯ８ＬＳＩで一般的
である１２Ｖとして説明する。

トランジスタＴ４及びＴ５の各ゲートが与えられる制御
信号φ１及びトランジスタＴ３のゲートに与えられる制
御信号φ２はそれぞれＭＯ８信号レベルでの高電位レベ
ル（以下Ｈレベルと記す）と低電位レベル（以下Ｌレベ
ルと記す）の２値的な状態をとる。

ＭＯ８信号レベルでのＨレベルはＩＯＶ〜１２Ｖの電位
レベルで、またＬレベルはしきい値電圧ｖｔ以下の電位
レベルである。

この条件下においてレベル検出回路が待機期間、すなわ
ち入力信号が有意な電位レベルとなって、レベル検出回
路が検出動作を開始するまでの期間では制御信号φ１は
Ｈレベルにあり、トランジスタＴ４．Ｔ、は共にオン状
態にある。

−力制御信号φ２はＬレベルにあり、トランジスタＴ３
はオフ状態にある。

したがって待機期間にはトランジスタＴ２及びＴ５の接
続点１７、すなわち入力信号端子１２はトランジスタＴ
５を介して高い電位にクランプされる。

この電位は制御信号φ１のＨレベルの電位を■φＨとす
ると、（■φＨｅｔ）で表わされる。

このように入力端子１２はレベル検出回路によって高電
位にクランプされるために、この検出回路を素子のイン
タフェース回路として使用し、他の素子と接続すること
が不可能な場合が生じる。

例えば、５■の電源電圧で動作するＴＴＬ論理素子をこ
のレベル検出回路に接続する場合、ＴＴＬ論理素子の耐
圧を越えるＩＯＶ近傍の高い電位がＴＴＬ論理素子に印
加されることとなる。

またフリップフロップ形式のレベル検出回路では、その
検出感度はトランジスタＴ１．Ｔ４の接続点１６また接
続点１７にそれぞれ接続されるインピーダンス素子１４
及び１５に依存し、これ等インピーダンス素子のインピ
ーダンスＺＲ２Ｚ工がアンバランスになるに従って検出
感度は劣下する。

このことはインタフェース部での寄生容量は一般に大き
くなることを考慮すると、このレベル検出回路をインタ
フェース回路としてそのま＼使用することは不可能であ
ることを示している。

この発明は上記欠点を除去し、レベル検出回路の入力信
号系回路への結合条件を緩和し、例えばＴＴＬ論理素子
と結合できる回路を提供することを目的としている。

この発明の他の目的は負荷のアンバランスを軽減し、高
感度のレベル検出回路を提供することにある。

さらに入力信号の電位に合せて自動的に基準電圧を可変
することができるレベル検出回路を提供することを更に
目的とする。

第２図はこの発明によるレベル検出回路の実施例を示す
。

入力端子１２はゲート回路部１８を構成するゲートトラ
ンジスタＴ６を通じてレベル検出回路部１９に接続され
る。

レベル検出回路部１９は入力信号をもとに自ずから基準
電位を発生し、入力信号の電位変化を検出する。

検出回路部１９ではフリップフロップを構成するトラン
ジスタＴ７．Ｔ８はそのソースが互に接続されてトラン
ジスタＴ３を通じて接地され、ドレインは互に相手のゲ
ートに接続されると共に基準電位を発生するためのトラ
ンジスタＴ９のゲート及びソースにそれぞれ接続され、
トランジスタＴ９のドレインは電源端子１１に接続され
、トランジスタＴ８のゲートはトランジスタＴ６に接続
される。

トランジスタＴ７．Ｔ８及びトランジスタＴ９の接続点
２１．２２は出力回路部２３のトランジスタＴ１０ ｔ
Ｔ１１にそれぞれ接続され、トランジスタＴＩＯｊ
Ｔ’ｔｔの各ソースはトランジスタＴ３を通じて接地さ
れ、各ドレインはそれぞれトランジスタＴ４Ｐ Ｔ５を
通じて電源端子１１に接続される。

この出力回路部２３は検出回路部１９の出力をＭＯ８信
号レベルに変換するものである。

トランジスタＴ３のゲートには制御信号φ２が与えられ
、このトランジスタＴ３は検出回路部１９及び出力回路
部２３に兼用されている。

トランジスタＴ４． Ｔ５の各ゲートに制御信号φ１が
与゛えられ、トランジスタＴ６のゲートに制御信号φ３
が印加される。

入力端子１２はＴＴＬ論理素子２４の出力側に接続され
ると共に抵抗素子２５を通じて電源端子２６に接続され
る。

この実施例において入力端子１２に印加される入力信号
はＴＴＬ信号レベルからＭＯ８信号レベルまで任意の信
号レベルをとることができるが、こ＼では説明の便宜上
、Ｈレベルが５■でＬレベルがトランジスタのしきい値
電圧■ｔより小さい０．３■程度のＴＴＬ信号レベルの
場合について説明する。

待機期間において、入力端子１２に接続されるＴＴＬ論
理素子２４の出力はＨレベルにあり、プルアップ抵抗素
子２５を介して入力端子１２は５■のＨレベルに設定さ
れている。

また制御信号φ１．φ３はともにＭＯ８信号レベルのＨ
レベル、すなわち１０Ｖを越える高い電位に設定され、
トランジスタＴ４．Ｔ５．Ｔ６はオン状態にある。

−力制御信号φ２はＭＯ８信号レベルのＬレベルにあり
、トランジスタＴ３はオフ状態にある。

接続点２１はトランジスタＴ６を介して入力端子１２と
等しい電位の５■にある。

トランジスタＴ９は入力信号の電位に従って基準電位を
発生する機能をもつ。

すなわち接続点２１の電位ｖ６をトランジスタＴ９のゲ
ートに印加することによってトランジスタＴ９のソース
、即ち接続点２２は（Ｖａ−Ｖｔ）の電位に固定される
。

この接続点２２の電位（Ｖａ Ｖｌ）が基準電位であ
る。

こ＼で■６は接続点２１の電位で入力信号Ｈレベルの５
■と等しく、ｖｔはトランジスタＴ。

のしきい値電圧で、一般に１ｖ程度である。

こ＼でｖｔ＝１ｖとすると基準電位は４ｖとなる。

したがってフリップフロップを形成するトランジスタＴ
７．Ｔ８において、そのＴ７のゲートには基準電位４ｖ
が印加され、Ｔ８のゲートには入力信号Ｈレベルの５■
が印加されることになる。

以上の説明から明らかなようにこの発明に係わるレベル
検出回路では基準電位は入力信号のＨレベルの電位から
しきい値電圧■ｔだけ低い電位に自動的に設定される。

またこの待機期間において、トランジスタＴ７ ｔ ’
ｒ３の接続点２７はトランジスタＴ３あるいは’ｒｔｏ
を′介して（Ｖｅ Ｖｔ ）の電位に固定され、接続
点２２の電位と等しくなる。

トランジスタ’Ｉ’ｔｔのゲート及びソースの電位は等
しく、このためトランジスタ’Ｉ”ｔｔはオフ状態にあ
り、トランジスタＴ’ｔｏのソース電位及びゲート電位
の差はしきい値電圧■ｔと等しく、トランジスタ’Ｉ”
ｔ。

のソース−ドレイン間抵抗は犬となる。

このため接続点１６．１７の電位は制御信号φ１のＨレ
ベルの電位ＶφＨによって定まる（Ｖφｎｅｔ）の電位
に固定される。

次に起動期間における動作について説明する。

入力信号は待機期間における５■のＨレベルの状態から
２進情報”１”、′０”に従って、”１”の場合は５■
のＨレベルの状態を持続し、０”の場合はある時刻ｔ、
よりＬレベルへ変化を開始する。

このＬレベルへの変化がある場合において入力端子１２
の電位が基準電位４■よりも下がる時刻ｔ２で制御信号
φ３をＨレベルからＬレベルへ変化させ、トランジスタ
Ｔ６をオフ状態としてレベル検出回路部１９と入力端子
１２とを切離し、入力端子１２？こ寄生する比較的大き
い寄生容量をレベル検出回路部１９から分離する。

また時刻ｔ２に制御信号φ１をＨレベルからＬレベルへ
変化させ、トランジスタＴ４．Ｔ、をオフ状態とする。

時刻ｔ２における各接続点の電位は、以下に説明するレ
ベル検出時刻ｔ３まで、時刻ｔ２における電位が各接続
点に寄生する寄生容量に蓄積された電荷によって保存さ
れる。

すなわち、接続点２１は時刻ｔ２における入力端子１２
の電位を、接続点１６．１７．２７に待機状態における
電位を保存する。

また接続点２２は入力信号の変化のいかんにかかわらず
、入力信号がＬレベルに変化した場合でもトランジスタ
Ｔ９がオフ状態となるために、待期状態で発生した基準
電位を保存する。

かかる状態における時刻ｔ３に制御信号φ３をＬレベル
からＨレベルへ変化させ、トランジスタＴ３をオン状態
にすると、接続点２７における寄生容量に蓄積されてい
る電荷が放電され、接続点２７の電位は低下する。

これに応じて接続点２１．２２の電位条件により、接続
点２１の電位が接続点２２の電位より高い場合はトラン
ジスタＴ８はオン状態となり、接続点２２の寄生容量に
蓄積されていた電荷がトランジスタＴ８．Ｔ３を介して
放電し、低い電位にあった接続点２２の電位をさらに低
い電位にする。

このためトランジスタＴ７はオフ状態を持続し、接続点
２１の電位は時刻ｔ２の電位をそのまＳ接続する。

逆に接続点２１の電位が接続点２２の電位より低い場合
は、接続点２２の高い電位がそのま＼持続され、接続点
２１の低い電位はさらに低い電位となる。

このようにして時刻ｔ２において接続点２１．２２の微
小な電位差は時刻ｔ３における制御信号φ２のＬレベル
からＨレベルへの変化によって増幅拡大され、２進情報
”１”０”の検出を確固たるものにする。

以上の動作に応じて接続点２１の電位が接続点２２の電
位より高い場合はトランジスタＴ’ｔｏがオン状態、ト
ランジスタＴ’ｔｔはオフ状態となり、接続点１６はＭ
Ｏ８信号レベルのＬレベルに、接続点１１はＭＯ８信号
レベノ３のＨレベルとなる。

接続点２２の電位が接続点２１の電位より高い場合は接
続点１６はＭＯ８信号レベルのＨレベルに、接続点１７
はＭＯ８信号レベルのＬレベルとなる。

以上説明したように、２進情報”１”に対応して入力信
号がＴＴＬ信号レベルのＨレベルを持続する場合、入力
信号”１”を検出して接続点１６をＭＯ８信号レベルの
Ｌレベルに、また接続点１７をＭＯ８信号レベルのＨレ
ベルに増幅して出力する。

また入力信号が２進情報″″０”に対応してＴＴＬ信号
レベルのＨレベルからＬレベルへ変化した場合は、入力
信号“０”を検出して接続点１６をＭＯ８信号レベルの
Ｈレベルに、接続点１７をＭＯ８信号レベルのＬレベル
に増幅して出力する。

なお上述では基準電位発生部として１個のトランジスタ
Ｔ９を用いたが、複数個のトランジスタを用いてしきい
値■ｔの複数倍だけ、時期中の高電位レベルより低い基
準電位とすることもできる。

或いはトランジスタＴ７．Ｔ８などの異なるしきい値の
トランジスタをＴ、として用いて、基準電位を任意に設
定することもできる。

以上の説明から明らかなように、この発明に係わるレベ
ル検出回路では、待機期間に入力信号のＨレベルの電位
を入力端子に印加し、この電位からトランジスタのしき
い値電圧だけ低い電位に基準電位を設定するために、入
力信号の電位レベルはＴＴＬ信号レベルからＭＯ８信号
レベルまでの任意の信号レベルに対して適用でき、かつ
単一のトランジスタによって基準電位を発生できる利点
がある。

またレベル検出時刻においてはレベル検出回路部はゲー
トトランジスタＴ６によって入力端子と分離する場合は
、入力端子の比較的大きい寄生容量がレベル検出回路か
ら切離される結果、フリップフロップ回路の接続点２１
．２２の等価寄生容量をはゾ等しくすることができ、レ
ベル検出回路の検出感度を高めることができる。

さらにゲートトランジスタＴ６をオフ状態とする時刻ｔ
２以降は、レベル検出動作が完了していない時刻以前に
入力信号は次のサイクルのための待機期間に移行し、入
力端子を変化することができ、高速動作が可能となる。

【図面の簡単な説明】

第１図は従来のレベル検出回路を示す接続図、第２図は
この発明によるレベル検出回路の一実施例を示す接続図
である。 １１・・・・・・電源電圧端子、１２・・・・・・入力
端子、１８・・・・・・ゲート回路部、１９・・・・・
・レベル検出回路部、２３・・・・・・出力回路部、Ｔ
７．Ｔ８・・・・・・フリップフロップ回路用電界効果
トランジスタ、Ｔ、・・・・・・基準電位発生用電界効
果トランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 第１トランジスタ及び第２トランジスタの各ソース
   が互いに接続され、その接続点は第３トランジスタのド
   レインに接続され、上記第３トランジスタのソースは電
   源の一端に接続され、上記第１トランジスタのドレイン
   は上記第２トランジスタのゲートに接続されると共に第
   ４トランジスタのゲートに接続され、上記第２トランジ
   スタのドレインは上記第１トランジスタのゲートに接続
   されると共に上記第４トランジスタのソースに接続され
   、上記第４トランジスタのドレインは上記電源の他端に
   接続され、上記第２トランジスタのゲートに、待機期間
   中に高電位レベルを出力する被検出レベル信号源が接続
   され、上記第３トランジスタのゲートに、上記待機期間
   中にその第３トランジスタをオフとし、検出期間中にオ
   ンにする制御信号を与える制御信号源が接続され、上記
   待機期間中に上記高電位レベルが上記第４トランジスタ
   のゲートに入力され、そのレベルに応じたソース電位が
   上記第１トランジスタのゲートに基準電位として与えら
   れてなるレベル検出回路。