KR19980057144A - 파워-업 리셋을 이용한 칩 인에이블 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

파워-업 리셋을 이용한 칩 인에이블 회로.

2. 발명이 해결하려고 하는 기술적 과제

처음 파워를 켰을 때는 Vss로 래치회로를 초기화시켜 주어 칩에 디세이블되게 하는 값을 래치시켜 커패시터를 사용하지 않고도 래치회로를 초기화함.

3. 발명의 해결방법의 요지

파워-업 리셋을 이용한 칩 인에이블 회로를 구비한 싱크로너스 에스램 회로에 있어서, 에스램 셀 회로와, 상기 에스 램 셀의 데이터를 래치하는 래치 회로와; 전압 분배기(Voltage divider), 커패시터의 역할을 하는 NMOS 트랜지스터, 제1 인버터 및 제2 인버터를 포함하는 파워-업 리셋 회로와; 상기 에스램 셀 회로의 출력과 상기 파워-업 리셋 회로의 출력을 입력으로하여 상기 래치회로에 출력하는 낸드게이트를 포함하여 이루어진 에스램 회로를 제공함.

4. 발명의 중요한 용도

본 발명은 싱크로너스 에스램에서 칩의 파워를 켰을 때, 칩 인에이블에 있는 레지스터 내부 노드의 래치에 칩이 인에이블된 상태의 값을 가지게 되는 것을 방지하기 위한 회로로 사용됨.

Description

파워-업 리셋을 이용한 칩 인에이블 회로

본 발명은 반도체 장치의 파워-업 리셋을 이용한 칩 인에이블 회로에 관한 것으로, 특히, 싱크로너스 에스램(SRAM)에서 칩의 파워를 켰을 때, 칩 인에이블 상태에 있는 레지스터 내부 노드의 래치가 칩이 인에이블된 상태의 값을 가지게 되는 것을 방지하기 위한 회로에 관한 것이다.

일반적으로, 디램(DRAM)이 데이터 값을 커패시터에 저장하는 것과는 달리, 에스램은 여러 개의 NMOS, PMOS 트랜지스터를 사용하여 데이터 값을 저장한다. 그러므로, 이 데이터 값을 기억하기 위한 래치회로가 필요하다. 그런데 초기에 칩의 파워를 켰을 때 이 래치회로의 출력값에 의해 에스램의 출력이 정해지므로, 래치회로의 초기값을 리셋시켜줄 수 있는 칩 인에이블 회로가 요구된다.

도 1 은 종래 기술의 칩 인에이블 관련 회로도이다. 도면을 참조하면, 여러개의 PMOS, NMOS(11, 12, 13, 14, 15, 21, 22, 23, 24, 25, 27, 28), 인버터(31, 32, 36, 37)와 노아게이트(34, 35)가 에스램 회로를 이루고 있고, 출력 초기화 회로(50, 60)가 부가되어 있다. 출력 q를 초기화시켜 주는 회로(50)는 소스와 드레인 양측을 Vcc(10)에 연결하여 커패시터의 형태로 사용하는 PMOS(51)와 저항(53)으로 구성되어 있고, 출력 q#를 초기화시켜 주는 회로(60) 역시 소스와 드레인 양측을 Vss(20)에 연결하여 커패시터의 형태로 사용하는 NMOS(61)와 저항(63)으로 구성되어 있다. 출력 q 측의 초기화 회로(50)를 보면, 초기에 파워를 켜는 순간 PMOS를 이용한 커패시터(51)는 충전되지 않아 개방회로가 되고, Vcc(10)전압은 저항(53)에서 전압강하를 일으키며 노드(41)에 전달되고, 인버터(36)를 통하여 출력 q를 '로우(low)'가 되게 한다. 출력 q# 측의 초기화 회로(60)도 마찬가지로, 초기에 양쪽 끝이 Vss(20)에 연결된 NMOS(61)은 충전되지 않아 개방회로가 되고, 저항(63)을 통하여 노드(42)에 '로우(low)'값이 전달되어 인버터(37)을 통하여 출력 q#를 '하이(high)'가 되게 한다.

이와같이, 기존 칩 인에이블 관련 회로는 RC 시정수를 가지는 커패시터(51,61)를 사용함으로서 커패시터의 충, 방전 시간에 따라 신호의 지연을 일으킨다. 또한 이 지연은 전체 사이클 타임(cycle time)에도 영향을 미칠 뿐만 아니라 회로가 오동작을 할수도 있다는 단점이 있다.

어느 일정한 Vcc 레벨을 공급할 때 즉, 처음 파워를 켰을 때는 Vss로 래치회로를 초기화시켜 주어 칩에 디세이블되게 하는 값을 래치시킨 다음, 그 Vcc 레벨 이상이 되면 Vcc 변화를 그대로 따라가게 함으로서, 커패시터를 사용하지 않고도 래치회로를 초기화하는 파워-업 리셋을 이용한 칩 인에이블 회로를 제공하는데 있다.

도 1 은 종래 기술의 칩 인에이블 관련 회로도.

도 2 는 본 발명에 따른 칩 인에이블 관련 회로도.

* 도면의 주요 부분에 대한 부호의 설명

33 : 낸드게이트, 55 : 에스램 셀 회로, 65 : 래치 회로, 70 : 파워-업 리셋회로

상기 과제를 달성하기 위한 본 발명은, 파워-업 리셋을 이용한 칩 인에이블 회로를 구비한 싱크로너스 에스램 회로에 있어서,

에스램 셀 회로와;

상기 에스 램 출력 데이터를 저장하고 외부로 출력하는 래치 회로와;

초기 파워 Vcc가 소정의 레벨 보다 높거나 낮음에 따라 칩의 인에이블 또는 디세이블 신호를 유도하는 파워-업 리셋 회로; 및

상기 에스램 회로의 출력과 상기 파워-업 리셋 회로의 출력을 입력으로 하여 상기 래치 회로에 출력하는 낸드게이트를 포함하여 이루어진 에스램 회로를 제공한다.

상기 파워-업 리셋 회로는 전압 분배기(Voltage divider), 커패시터의 역할을 하는 NMOS 트랜지스터, 제1 인버터 및 제2 인버터를 포함하여 이루어진다.

상기 전압 분배기는 PMOS, NMOS를 이용하여 Vcc보다 낮은 레벨의 전압을 상기 파워-업 리셋 회로에 공급한다.

상기 파워-업 리셋 회로의 제1 인버터는 PMOS와 NMOS 비율이 아주 작게 디자인 되어 있어 제1 인버터를 거친 Vcc가 Vss보다 약간 높은 레벨을 가질 경우 상기 제2 인버터의 출력이 Vcc의 변화를 따르게 하고, 상기 제1 인버터를 거친 Vcc가 소정의 레벨보다 높은 경우에는 상기 제2 인버터의 출력이 Vss를 가지게 된다.

상기 낸드 게이트는 상기 파워-업 리셋 회로의 상기 제2 인버터의 출력이 입력되어, 처음 파워를 켰을 때 '로우(low)'의 출력값에 의해 출력 노드를 '하이(high)'로 만들어, 상기 래치회로를 거쳐 디세이블 출력이 '하이(high)'가 되게 한다.

따라서, 본 발명에 따르면 일정한 Vcc 레벨까지는 Vss값을 따르게 하여, 결과적으로 q#의 출력을 '하이(high)'가 되게 함으로서 칩을 디세이블 시켜 주고, Vcc가 그 레벨 이상이 되면 Vcc의 변화를 따르게 하여, 출력 단자에 커패시터 없이도 래치회로의 초기값을 잡아줄 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도 2 는 본 발명의 실시 예에 따른 파워-업 리셋을 이용한 칩 인에이블 관련 회로도이다.

도 2 를 참조하면, 여러 개의 PMOS, NMOS(11, 12, 13, 14, 15, 21, 22, 23, 24, 25, 27, 28)와 인버터(31, 36, 37), 노아게이트(34, 35)로 구성된 일반적인 에스램 셀 회로(55)와 데이터 래치회로(65)가 있고, 도 1 의 인버터(32) 대신 낸드 게이트(33), 도 1 의 출력 초기화 회로(50, 60) 대신 본 발명에 의한 파워-업 리셋 회로(70)를 포함하고 있다. 상기 파워-업 리셋 회로(70)에서, PMOS(71)와 NMOS(72)는 전압 분배기의 역할을 한다. 상기 전압 분배기의 PMOS(71)은 게이트와 드레인이 연결되어 있어, pn 다이오드의 역할을 하고, 출력인 노드(82)는 다이오드의 순방향 저항에 의한 전압강하로 인하여 Vcc(10)보다 낮은 레벨의 전압을 출력한다. 노드 N1(82)의 출력은 PMOs와 NMOS의 비율이 아주 작게 설계된 첫 번째 인버터(74)의 입력으로 연결된다. 통상의 인버터가 전자와 정공의 이동도의 차이로 인하여, PMOS와 NMOS의 비율이 2.5:1 ∼ 3:1에서 풀-업(pull-up)과 풀-다운(pull-down) 시간이 거의 비슷함을 고려할 때, 첫 번째 인버터(74)는 PMOS와 NMOS의 비율이 아주 작게 설계되어 있으므로, 첫 번째 인버터(74)를 거친 Vcc가 Vss보다 약간 높은 레벨을 가질 경우 상기 두 번재 인버터(75)의 출력이 Vcc의 변화를 따르게 하고, 상기 첫 번째 인버터(74)를 거친 Vcc가 소정의 레벨보다 높은 경우에는 상기 두 번째 인버터(75)의 출력이 Vss를 가지게 된다.

이때, 소스와 드레인이 모두 Vss(20)에 연결되어 있는 NMOS(73)는 상기 전압 분배기 회로의 출력 로드(load)로 작용하며, 또한 첫 번째 인버터(74)의 입력 로드로서 작용한다. 상기 첫 번째 인버터(74)의 출력 노드 N2(84)는 두 번째 인버터(75)로 입력된다.

즉, 처음 파워를 켰을 때에는 OUT 노드(86)는 '로우(low)'값을 가져 노드 N3(48)을 '하이(high)'로 만들어 주고, 그 노드 N3(48)의 값에 의해 노드 N4(44)는 '로우(low)'값을 가진다. 노드 N4(44)의 출력은 인버터(37)을 거쳐, 출력 q#를 '하이(high)'값으로 래치시켜 준다. 노드 N4(44)의 '로우(low)'값은 래치회로의 노아 게이트(34)의 입력으로 전달되어 노아 게이트(34)의 출력인 노드 N5(43)를 '하이(high)'값으로 래치시켜 준다. 결과적으로, 노드 N4(44)와 노드 N5(43)의 값은 인버터(37, 36)를 거치면서, q의 출력값은 '로우(low)'가 되고, q#의 출력값은 '하이(high)'가 되게 하여 전체 칩(chip)을 디세이블시켜 준다.

본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 처음 파워를 켰을 때 Vcc값이 어느 일정한 레벨의 값이 될 때까지는 Vss로 래치회로를 초기화시켜 주어 칩에 디세이블되게 하는 값을 래치시키고, 그 Vcc 레벨 이상이 되면 vcc 변화를 그대로 따라가게 함으로서, 출력 단자에 커패시터를 사용하지 않고도 래치회로를 초기화할 수 있어 신호 지연 및 회로의 오동작을 방지하는 효과가 있다.

Claims (5)

1. 파워-업 리셋을 이용한 칩 인에이블 회로를 구비한 싱크로너스 에스램 회로에 있어서,

   에스램 셀 회로와;

   상기 에스 램 셀의 출력 데이터를 저장하고 외부로 출력하는 래치 회로와;

   초기 파워 Vcc가 소정의 레벨 보다 높거나 낮음에 따라 칩의 인에이블 또는 디세이블 신호를 유도하는 파워-업 리셋 회로; 및

   상기 에스램 회로의 출력과 상기 파워-업 리셋 회로의 출력을 입력으로 하여 상기 래치 회로에 출력하는 낸드게이트를 포함하여 이루어진 에스램 회로.
2. 제1항에 있어서,

   상기 파워-업 리셋 회로는 전압 분배기, 커패시터의 역할을 하는 NMOS 트랜지스터, 제1 인버터 및 제2 인버터를 포함하여 이루어진 것을 특징으로 하는 에스램 회로.
3. 제2항에 있어서,

   상기 전압 분배기는 PMOS, NMOS를 이용하여 Vcc보다 낮은 레벨의 전압을 상기 파워-업 리셋 회로에 공급하는 것을 특징으로 하는 에스램 회로.
4. 제2항에 있어서,

   상기 파워-업 리셋 회로의 제1 인버터는 PMOS와 NMOS 비율이 아주 작게 디자인되어 있어 제1 인버터를 거친 Vcc가 Vss보다 약간 높은 레벨을 가질 경우 상기 제2 인버터의 출력이 Vcc의 변화를 따르게 하고, 상기 제1 인버터를 거친 Vcc가 소정의 레벨보다 높은 경우에는 상기 제2 인버터의 출력이 Vss를 가지게 되는 것을 특징으로 하는 에스램 회로.
5. 제1항에 있어서,

   상기 낸드 게이트는 상기 파워-업 리셋 회로의 상기 제2 인버터의 출력이 입력되어, 처음 파워를 켰을 때 '로우(low)'의 출력값에 의해 출력 노드를 '하이(high)'로 만들어, 상기 래치회로를 거쳐 디세이블 출력이 '하이(high)'가 되게 하는 것을 특징으로 하는 에스램 회로.