JPS59216330A - 相補型ｍｏｓ集積回路 - Google Patents
相補型ｍｏｓ集積回路Info
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- JPS59216330A JPS59216330A JP58091780A JP9178083A JPS59216330A JP S59216330 A JPS59216330 A JP S59216330A JP 58091780 A JP58091780 A JP 58091780A JP 9178083 A JP9178083 A JP 9178083A JP S59216330 A JPS59216330 A JP S59216330A
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- Japan
- Prior art keywords
- circuit
- bus line
- data bus
- cmos inverter
- output
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型ＭＯ８集積回路に関し１％に複数の論理
回路群を含む相補型ＭＯ８集積回路に関する。
回路群を含む相補型ＭＯ８集積回路に関する。
従来、マイクロコンピュータの半導体チップのように、
一つのチップ内に複数の論理回路群を有する集積回路に
おいては、論理回路群間で相互に信号のやりと９が行わ
れる。論理回路群が、相補型ＭＯ８半導体装置で構成さ
れ、データ・バス・ラインに高インピーダンスの状態に
なる出力駆動回路が接続されているような集積回路にお
いては。
一つのチップ内に複数の論理回路群を有する集積回路に
おいては、論理回路群間で相互に信号のやりと９が行わ
れる。論理回路群が、相補型ＭＯ８半導体装置で構成さ
れ、データ・バス・ラインに高インピーダンスの状態に
なる出力駆動回路が接続されているような集積回路にお
いては。
データ・バスｅ９インの信号レベルが不安定になること
を防止するプルアップ回路が設けられる。
を防止するプルアップ回路が設けられる。
第１図は論理回路群を含む相補型ＭＯ８集積回路の一例
の回路図である。
の回路図である。
論理回路群１１１味入力駆動回路３，４及び出力駆動回
路９，１０でデータ・バス・ラインＢ１゜Ｂ、に接続さ
れ、さらに入力駆動回路５，６及び出力駆動回路１１．
１２でデータｅバヌ・ラインＢ１．Ｂ、 に接続され
ている。さらに、データ［株］バス・ラインＢ、、Ｂ、
＋１負荷トランジスタＲ□、Ｒ２から成るプルアップ回
路を介して電源ＶＤに接続されており、出力駆動回路９
，１０，１１．１２が高インピーダンスの状態の時、デ
ータ・バス・ラインＢ、、 Ｂ、の電位が寄生容量やリ
ーク電流により不安定にならない様に電源■。の電位ま
で引き上げられる。
路９，１０でデータ・バス・ラインＢ１゜Ｂ、に接続さ
れ、さらに入力駆動回路５，６及び出力駆動回路１１．
１２でデータｅバヌ・ラインＢ１．Ｂ、 に接続され
ている。さらに、データ［株］バス・ラインＢ、、Ｂ、
＋１負荷トランジスタＲ□、Ｒ２から成るプルアップ回
路を介して電源ＶＤに接続されており、出力駆動回路９
，１０，１１．１２が高インピーダンスの状態の時、デ
ータ・バス・ラインＢ、、 Ｂ、の電位が寄生容量やリ
ーク電流により不安定にならない様に電源■。の電位ま
で引き上げられる。
この論理回Ｍ群間の接続方法によれば、論理回路群１１
１の出力駆動回路９，１２から信号が出力されデータ・
バス−ラインＢ１でワイヤード論理回路を構成するなら
、入力駆動回路３又は６の出力を７リツプフロツプ回路
で記憶しない限り、ワイヤード論理の結果を用いる事が
できない。１６ビツトのマイクロコンピュータでは、論
理回路群及びバス・ラインはそれぞれ１６以上必要であ
り。
１の出力駆動回路９，１２から信号が出力されデータ・
バス−ラインＢ１でワイヤード論理回路を構成するなら
、入力駆動回路３又は６の出力を７リツプフロツプ回路
で記憶しない限り、ワイヤード論理の結果を用いる事が
できない。１６ビツトのマイクロコンピュータでは、論
理回路群及びバス・ラインはそれぞれ１６以上必要であ
り。
入力駆動回路に付加える７リツプフロツプも３２（＝２
Ｘ１６）以上必要となる。
Ｘ１６）以上必要となる。
さらに出力駆動回路９，１０，１１．１２のどれかが低
レベルを出力しているなら負荷トランジスタＲ０又はＲ
２に電流が流れる。この消費電流もデータ・バス・ライ
ン数倍されるので数十ｍｗの増加となり、低消費電力を
特徴とするＣＭＯＳ型集積回路に適用すると大幅な電力
増となる欠点があった。
レベルを出力しているなら負荷トランジスタＲ０又はＲ
２に電流が流れる。この消費電流もデータ・バス・ライ
ン数倍されるので数十ｍｗの増加となり、低消費電力を
特徴とするＣＭＯＳ型集積回路に適用すると大幅な電力
増となる欠点があった。
本発明の目的は、上記欠点を除去し、データ番バス・ラ
インに信号を安定に保持し、かつ消費電力を減する手段
を含む相補型ＭＯＳ集積回路を提供することにある。
インに信号を安定に保持し、かつ消費電力を減する手段
を含む相補型ＭＯＳ集積回路を提供することにある。
本発明の相補型ＭＯＳ集積回路は、ＭＯＳ）ランジスタ
で構成された論理回路群を少くとも２つと、該論理回路
群のそれぞれ接続され閾ｆ「（または駆動能力の選択手
段を有する入力用駆動回路及び出力用駆動回路と、該入
力用駆動回路及び出力用駆動回路に接続するデータ・バ
ス・ラインと、２つのＣＭＯＳインバータで構成され各
データ・バス・ラインに１個あて接続される記憶回路と
を含んで構成される。
で構成された論理回路群を少くとも２つと、該論理回路
群のそれぞれ接続され閾ｆ「（または駆動能力の選択手
段を有する入力用駆動回路及び出力用駆動回路と、該入
力用駆動回路及び出力用駆動回路に接続するデータ・バ
ス・ラインと、２つのＣＭＯＳインバータで構成され各
データ・バス・ラインに１個あて接続される記憶回路と
を含んで構成される。
、前記記憶回路は、第１のＣＭＯＳインバータの入力端
が第１のＣＭＯＳインバータの出力端に接続され、第２
のＣＭＯＳインバータの入力端が第１のＣＭＯＳインバ
ータの出力端に接続されて構成され、第１のＣＭＯＳイ
ンバータの出力端がデータバスラインに接続される。
が第１のＣＭＯＳインバータの出力端に接続され、第２
のＣＭＯＳインバータの入力端が第１のＣＭＯＳインバ
ータの出力端に接続されて構成され、第１のＣＭＯＳイ
ンバータの出力端がデータバスラインに接続される。
次に１本発明の実施例について図面を用いて説明する。
第２図は本発明の一笑施例の回路図である。
この実施例は、ＭＯＳ）ランジスタで構成された二つの
論理回路群１１１，１１２と、これらの論理回路群のそ
れぞれ接続され開値また社駆動能力の選択手段′ｆ有す
る入力用駆動回路２１，２２゜２３、．２４及び出力用
駆動回路２９．３０と、入力用駆動回路及び出力駆動回
路に接続するデータ・バス・ラインＢ２□、Ｂ２□と、
２つのＣＭＯＳインバータで構成され各データ・バス・
ラインに１個あて接続されＳ記憶回路４１．４２とを含
んで構成される。
論理回路群１１１，１１２と、これらの論理回路群のそ
れぞれ接続され開値また社駆動能力の選択手段′ｆ有す
る入力用駆動回路２１，２２゜２３、．２４及び出力用
駆動回路２９．３０と、入力用駆動回路及び出力駆動回
路に接続するデータ・バス・ラインＢ２□、Ｂ２□と、
２つのＣＭＯＳインバータで構成され各データ・バス・
ラインに１個あて接続されＳ記憶回路４１．４２とを含
んで構成される。
記憶回路４１は％ＰチャンネルＭＯ８）ランジスタＰ、
とＮチャンネルＭＯＳ）ランジヌタＮ忙で構成される第
１のＣＭＯＳインバータとＰチャンネルＭＯ８）ランジ
スタＰ、とＮチャンネルＭＯＳ）ランジヌタＮ、とで構
成される第２のＣＭＯＳインバータと？有し、第１のＣ
ＭＯＳインバータの入力端は第２のＣＭＯＳインバータ
の出力端と節点Ｃ８で接続し、第２のＣＭＯＳインバー
タの入力端は第１のＣＭＯＳインバータの出力端と節点
Ｃ３で接続されて構成され、第１のＣＭＯＳインバータ
の出力端である節点Ｃ３がデータ曝バス・ラインＢ、□
に接続される。
とＮチャンネルＭＯＳ）ランジヌタＮ忙で構成される第
１のＣＭＯＳインバータとＰチャンネルＭＯ８）ランジ
スタＰ、とＮチャンネルＭＯＳ）ランジヌタＮ、とで構
成される第２のＣＭＯＳインバータと？有し、第１のＣ
ＭＯＳインバータの入力端は第２のＣＭＯＳインバータ
の出力端と節点Ｃ８で接続し、第２のＣＭＯＳインバー
タの入力端は第１のＣＭＯＳインバータの出力端と節点
Ｃ３で接続されて構成され、第１のＣＭＯＳインバータ
の出力端である節点Ｃ３がデータ曝バス・ラインＢ、□
に接続される。
記憶回路４２は％ＰチャンネルＭＯ８）ランジスタｐ、
、ｐ４１それぞれｐ、、ｐｌに対応させ、Ｎチャンネル
ＭＯＳ）ランジヌタＮ１Ｎ、をそれぞれＮ！、Ｎ、に対
応させ１節点ｃ、、ｃ４ｆそれぞれＣ，、Ｃ８に対応さ
せ、データ・パス−ラインＢ□をＲ３，に対応させるこ
とにより記憶回路４１と同一構成であることが理解され
る。
、ｐ４１それぞれｐ、、ｐｌに対応させ、Ｎチャンネル
ＭＯＳ）ランジヌタＮ１Ｎ、をそれぞれＮ！、Ｎ、に対
応させ１節点ｃ、、ｃ４ｆそれぞれＣ，、Ｃ８に対応さ
せ、データ・パス−ラインＢ□をＲ３，に対応させるこ
とにより記憶回路４１と同一構成であることが理解され
る。
次に、この実施例の動作について説明する。
データ番バス拳ラインＢ２□に接続されている出刃駆動
回路２９．３１とＰチャンネルＭＯ８）ランジスタｐ１
．ｐ、 及びＮチャンネルＭＯ８）ランジスタＮ、
、 Ｎ２ で構成される記憶回路４１が組合されており
、出力駆動回路２９と３１のワイヤード論理回路出力が
高レベルとなっている場合。
回路２９．３１とＰチャンネルＭＯ８）ランジスタｐ１
．ｐ、 及びＮチャンネルＭＯ８）ランジスタＮ、
、 Ｎ２ で構成される記憶回路４１が組合されており
、出力駆動回路２９と３１のワイヤード論理回路出力が
高レベルとなっている場合。
ＭＯＳ）ランジスタＮ、、 Ｐ、は導通し、ＭＯＳ）ラ
ンジスタＰ□、Ｎ２は非導通となる。次に出力駆動回路
２９．３１が高インピーダンスになってもＭＯＳ）ラン
ジスタＰ、全通して電源ＶＤに引上げられているのでデ
ータ・バス・ラインＢ２１の電位は保持される。次に出
力駆動回路２９．３１のワイヤード論理回路出力が低レ
ベルとなるとＭＯＳトランジスタＰ、、Ｎ、が導通し、
ＭＯＳ）ランジスタＮ１．Ｐ２ は非導通となる。トラ
ンジスタＰ２が非導通となっているので、第１図に示し
た従来例と違って、定常的に電流が流れる事がなく、又
トランジスタＮ、が導通しているのでデータｅパス・ラ
インＢ！１は低レベルを保持する事ができる。
ンジスタＰ□、Ｎ２は非導通となる。次に出力駆動回路
２９．３１が高インピーダンスになってもＭＯＳ）ラン
ジスタＰ、全通して電源ＶＤに引上げられているのでデ
ータ・バス・ラインＢ２１の電位は保持される。次に出
力駆動回路２９．３１のワイヤード論理回路出力が低レ
ベルとなるとＭＯＳトランジスタＰ、、Ｎ、が導通し、
ＭＯＳ）ランジスタＮ１．Ｐ２ は非導通となる。トラ
ンジスタＰ２が非導通となっているので、第１図に示し
た従来例と違って、定常的に電流が流れる事がなく、又
トランジスタＮ、が導通しているのでデータｅパス・ラ
インＢ！１は低レベルを保持する事ができる。
この様にＭＯＳトランジスタＰ□、Ｐ、、Ｎ□、Ｎ。
よりなる回路は記憶動作を行うているので、入力駆動回
路２３．２５にはフリップフロッ！プを付加えなくとも
よい。又、ＭＯＳ）ランジスタＰ、ｌ ＰＩＩＮｌ、
Ｐ、 はデータ・バス−ラインＢ２１の電位が変化す
る時にのみ１ｆ、流が流れ、変化が終るとデータ・バス
・ラインＢ２１のリーク電流を補充するだけの電流しか
必要としないのでＣＭＯ８型集積画集積回路た低消費電
力特性を備えさせる事ができる。
路２３．２５にはフリップフロッ！プを付加えなくとも
よい。又、ＭＯＳ）ランジスタＰ、ｌ ＰＩＩＮｌ、
Ｐ、 はデータ・バス−ラインＢ２１の電位が変化す
る時にのみ１ｆ、流が流れ、変化が終るとデータ・バス
・ラインＢ２１のリーク電流を補充するだけの電流しか
必要としないのでＣＭＯ８型集積画集積回路た低消費電
力特性を備えさせる事ができる。
以上、データ骨バスーラインＢ２□について説明したが
、データ・パヌ・ラインＢ２□についても同様であり、
多ビットのマイクロコンピュータに適用し論理回路群及
びデータ・バス・ラインが増加しても同様に適用できる
事は明らかである。
、データ・パヌ・ラインＢ２□についても同様であり、
多ビットのマイクロコンピュータに適用し論理回路群及
びデータ・バス・ラインが増加しても同様に適用できる
事は明らかである。
以上詳細に説明しｆｃように１本発明によれば。
データ・バス・ラインに信号全安定に保持し、かつ消費
電力を減する手段會有する相補型ＭＯ８集積回路が得ら
れるのでその効果は大きい。
電力を減する手段會有する相補型ＭＯ８集積回路が得ら
れるのでその効果は大きい。
第１図は従来の論理回路群を含む相補型ＭＯ８集積回路
の一例の回路図、第２図は本発明の一実施例の回路図で
ある。 １・・・・・・入力駆動回路、２・・・・・・出力駆動
回路、３゜４．５．６・・・・・・入力駆動回路、７・
・・・・・出力駆動回路、８・・・・・・入力駆動回路
、９，１０，１１．１２・・・・・・高インピーダンス
の状態をとり得る出力駆動回路、２１・・・・・・入力
駆動回路、２２・・・・・・出力駆動回路、２３，２４
，２５．２６・・・・・・入力駆動回路。 ２７・・・・・・出力駆動回路、２８・・・・・・入力
駆動回路。 ２９．３０，３１．３２・・・・・・高インピーダンス
の状態をとりうる出力駆動（ロ）路、４１．４２・・・
・・・記憶回路、ｔｏｌ、１０２，１１１，１１２・・
・・・・論理回路群、Ｂ□ｒ Ｂ ２ ＋ Ｂ２１１
Ｂ２２・・・・・・データ・ノ（ス・ライン、Ｃ□ｒ
Ｃｘ ｒ ＣＢ ＋ Ｃａ・・・・・・節点、 Ｎ、、
Ｎ、、Ｎ３゜Ｎ４・・・・・・ＮチャンネルＭＯ８）ラ
ンジスタＳＰ□。 ｐ、 、 ｐ、ｐ４・・・・・・ＰチャンネルＭＯＳ
） ラｙシスｌ。 Ｒ１，Ｒ，・・・・・・負荷トランジスタ、ＶＤ ・
・・・・・電圧源。 峯１＠ 療２回
の一例の回路図、第２図は本発明の一実施例の回路図で
ある。 １・・・・・・入力駆動回路、２・・・・・・出力駆動
回路、３゜４．５．６・・・・・・入力駆動回路、７・
・・・・・出力駆動回路、８・・・・・・入力駆動回路
、９，１０，１１．１２・・・・・・高インピーダンス
の状態をとり得る出力駆動回路、２１・・・・・・入力
駆動回路、２２・・・・・・出力駆動回路、２３，２４
，２５．２６・・・・・・入力駆動回路。 ２７・・・・・・出力駆動回路、２８・・・・・・入力
駆動回路。 ２９．３０，３１．３２・・・・・・高インピーダンス
の状態をとりうる出力駆動（ロ）路、４１．４２・・・
・・・記憶回路、ｔｏｌ、１０２，１１１，１１２・・
・・・・論理回路群、Ｂ□ｒ Ｂ ２ ＋ Ｂ２１１
Ｂ２２・・・・・・データ・ノ（ス・ライン、Ｃ□ｒ
Ｃｘ ｒ ＣＢ ＋ Ｃａ・・・・・・節点、 Ｎ、、
Ｎ、、Ｎ３゜Ｎ４・・・・・・ＮチャンネルＭＯ８）ラ
ンジスタＳＰ□。 ｐ、 、 ｐ、ｐ４・・・・・・ＰチャンネルＭＯＳ
） ラｙシスｌ。 Ｒ１，Ｒ，・・・・・・負荷トランジスタ、ＶＤ ・
・・・・・電圧源。 峯１＠ 療２回
Claims (2)
- （１）ＭＯＳ）ランジスタで構成された論理回路群を少
くとも２つと、該論理回路群のそれぞれ接続され閾値ま
たは駆動能力の選択手段を有する入力用駆動回路及び出
力用駆動回路と、該入力用駆動回路及び出力用駆動回路
に接続するデールーバス拳うインと、２つのＣＭＯＳイ
ンバータで構成され各データ・バス・ラインに１個あて
接続される記憶回路とを含むことを特徴とする相補型Ｍ
Ｏ８集積回路。 - （２） 第１のＣＭＯＳインバータの入力端が第２の
ＣＭＯＳインバータの出力端に接続され第２のＣＭＯＳ
インバータの入力端が第１のＣＭＯＳインバータの出力
端に接続されて構成され、第１のＣＭＯＳインバータの
出力端がデータバスラインに接続される記憶回路である
特許請求範囲第（１）項記載の相補型ＭＯ８集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091780A JPS59216330A (ja) | 1983-05-25 | 1983-05-25 | 相補型ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091780A JPS59216330A (ja) | 1983-05-25 | 1983-05-25 | 相補型ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59216330A true JPS59216330A (ja) | 1984-12-06 |
Family
ID=14036101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091780A Pending JPS59216330A (ja) | 1983-05-25 | 1983-05-25 | 相補型ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003076017A (ja) * | 2001-09-06 | 2003-03-14 | Mitsui Chemicals Inc | ネガ型感光性樹脂組成物およびその用途 |
-
1983
- 1983-05-25 JP JP58091780A patent/JPS59216330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003076017A (ja) * | 2001-09-06 | 2003-03-14 | Mitsui Chemicals Inc | ネガ型感光性樹脂組成物およびその用途 |
| JP4603215B2 (ja) * | 2001-09-06 | 2010-12-22 | 三井化学株式会社 | ネガ型感光性樹脂組成物およびその用途 |
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