JPH0191528A - 高速プリスケーラ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 数１００ＭＨｚ程度以上のクロック信号を所望の周波数
に分周できる高速プリスケーラ回路に関し、 安定な分周制御を行うことを目的とし、可変分周段と、
固定分周段と、該固定分周段の各段の出力信号と分周比
制御信号とにより前記可変分周段の分周比を制御するゲ
ート回路とからなる高速プリスケーラ回路に於いて、前
記可変分周段を、マスタ段とスレーブ段とからなるマス
タ・スレーブ構成のセット・リセット・フリップフロッ
プにより構成し、該セット・リセット・フリップフロッ
プの中、分周比を制御する為のセフ）・リセット・フリ
ップフロップのマスタ段を常時動作状態とし、スレーブ
段のみを前記ゲート回路）からの分周比を制御するクリ
ア信号によりクリアする構成とした。

〔産業上の利用分野〕

本発明は、数１００ＭＨｚ程度以上のクロツク信号を所
望の周波数に分周できる高速プリスケーラ回路に関する
ものである。

シンセサイザ等に於いては、入力クロック信号を所望の
周波数に分周する構成を有するものであり、数１００Ｍ
Ｈｚ程度以上のクロック信号に対しても、分周比を切替
えて安定に分周できることが要望されている。

〔従来の技術〕

従来例の高速プリスケーラ回路は、例えば、第６図に示
す構成を有するものであり、可変分周段６１により１／
４に分周するか１１５に分周するかの制御を行い、可変
分周段６１の分周出力信号を固定分周段６２により１／
１６に分周し、６４分周又は６５分周する場合の構成を
示す。

可変分周段６１は、マスタ・スレーブ構成のセット・リ
セット・フリップフロップ７１〜７３　（以下フリップ
フロップと略称する）と、ノア回路７８とインバータ７
９とから構成されている。又Ｃ１ごはクロック端子、８
１〜Ｓ３はセット端子、Ｒ１−Ｒ３はリセット端子、Ｑ
ｌ　〜Ｑ３．　（：１１〜ｄ３は出力端子、ＣＲはクリ
ア端子であり、クロック信号ＣＫ、＊ＣＫがクロック端
子Ｃ１ごにそれぞれ加えられる。

又固定分周段６２は、Ｔフリップフロップ７４〜７７　
（以下フリップフロップと略称する）と、インバータ８
３〜９２とにより構成され、可変分周段６１のフリップ
フロップ７１の出力端子Ｑ１、Ｇ１１の信号がインバー
タ８３．８４を介して固定分周段６２のフリップフロッ
プ７４のクロック端子Ｃ１ごに加えられ、出力端子６３
．６４から分周出力信号が出力される。又Ｑ４〜Ｑ７．
　ｏ４〜ｄ７はフリップフロップ７４〜７７の出力端子
である。

又ノア回路８０〜８２とインバータ９３〜９５とにより
ゲート回路が構成され、分周比制御信号Ｐと固定分周段
６２の各段の出力信号とに対応して、可変分周段６１の
フリップフロップ７３のクリア端子ＣＲに、インバータ
９５を介してクリア信号が加えられる。

前述のような高速プリスケーラ回路に於いて、可変分周
段６１は、数１００ＭＨ２程度以上の周波数のクロック
信号により動作する高速動作素子で構成するが、固定分
周段６２は、可変分周出力信号が入力されるから、比較
的低速動作の素子で構成することができる。

可変分周段６１を構成するセット・リセット・フリップ
フロップ７１〜７３は、例えば、第７図に示す構成を有
し、ノア回路０２１〜Ｇ２４によりマスタ段、０２５〜
Ｇ２８によりスレーブ段が構成されている。又Ｓはセッ
ト端子、Ｒはリセット端子、Ｃ，コはクロック端子、Ｑ
、　Ｈは出力端子、ＣＲはクリア端子である。このクリ
ア端子ＣＲに、“１″のクリア信号が加えられると、出
力端子Ｑは“Ｏ”、出力端子ｄは“１”となる。

ノア回路８１に加えられる分周比制御信号Ｐが“１”の
場合は、固定分周段６２の各段の出力信号に関係なくイ
ンバータ９５の出力信号が“１”となり、可変分周段６
１のフリップフロップ７３はクリアされて、その出力端
子Ｑ３は常時“０”となる。従って、フリップフロップ
７２の出力端子Ｑ２からノア回路７８を介してフリップ
フロップ７１に帰還され、２個のフリップフロップ７１
．７２による分周段が構成され、クロック信号ＣＫ、＊
ＣＫが１／４に分周され、固定分周段６２に加えられる
。

固定分周段６２は４個のフリップフロップ７４〜７７に
より１／１６に分周する構成であるから、出力端子６３
．６４からクロック信号ＣＫ、＊ＣＫを１／６４に分周
した信号が出力される。

又分周比制御信号Ｐを“Ｏ”とすると、固定分周段６２
のフリップフロップ７４〜７７の出力端子Ｑ４〜Ｑ７が
それぞれ“１”となった時に、ノア回路８０〜８２の出
力信号が“１”となり、インバータ９５の出力信号が“
０”となるから、可変分周段６１のフリップフロップ７
３はクリアされない状態となり、このフリップフロップ
７３の出力端子Ｑ３の出力信号がノア回路７８を介して
フリップフロップ７１に帰還されるから、１１５に分周
する構成となり、次のタイミングでは、固定分周段６２
のフリップフロップ７４の出力端子Ｑ４が０”となるか
ら、インバータ９５の出力信号は”１”となり、可変分
周段６１のフリップフロップ７３は再びクリアされる。

従って、出力端子６３．６４から、クロック信号ＣＫ、
＊ＣＫを１／６５に分周した信号が出力され、可変分周
段６１のフリップフロップ７３が分周比を制御する為の
フリップフロップとなる。

第８図は従来例の動作説明図であり、可変分周段６１に
於いて４００ＭＨｚのクロック信号を分周する場合につ
いて示す。同図に於いて、ＣＲはフリップフロップ７３
のクリア端子ＣＲに加えられるクリア信号波形、Ｑ３．
Ｑ２．Ｑｌはフリップフロップ７１〜７３の出力端子Ｑ
３．Ｑ２．ＱＩの出力信号波形、Ｓｌはフリップフロッ
プ７１のセント端子Ｓ１に加えられるセント信号波形、
Ｃはクロック端子Ｃに加えられるクロック信号波形のそ
れぞれ一例を示す。

フリップフロップ７１〜７３は、第７図に示すように、
マスタ段のクロック端子Ｃと、スレーブ段のクロック端
子ごとを有し、クロック信号ＣＫはクロツタ端子Ｃに、
又クロック信号ＣＫを反転したクロック信号＊ＣＫはク
ロック端子ごにそれぞれ加えられるから、第８図に示す
クロック信号の立下りからマスタ段に入力信号が取込ま
れ、立上りによりマスタ段に保持されて、スレーブ段の
出力端子から１クロック時間出力される。

又時刻ｔｌ、ｔ２．ｔ３．　　・・・はクロック信号の
立上りの時刻を示し、クリア信号が°１”の期間では、
前述のように、フリップフロップ７３の出力端子Ｑ３の
出力信号は継続して“０”であり、フリップフロップ７
２の出力端子Ｑ２の出力信号がノア回路７８により反転
されて、フリップフロップ７１のセット端子Ｓ１に、又
インバータ７９を介してリセット端子Ｒ１にそれぞれ入
力され、可変分周段６１はクロック信号ＣＫ、＊ＣＫを
１／４に分周するように動作する。

又時刻ｔ２〜ｔ７のようにクリア信号が“０”となると
、フリップフロップ７３の出力端子Ｑ３の出力信号も“
１”となるから、フリップフロップ７１のセット端子Ｓ
１に加えられるセット信号の“０”の期間が長くなり、
その間で可変分周段６１はクロック信号ＣＫ、＊ＣＫを
１７５に分周するように動作する。

〔発明が解決しようとする問題点〕

固定分周段６２の各段の出力信号及び分周比制御信号Ｐ
によるクリア信号が、理想的には時刻ｔ２に“１”から
“０“に急速に立下り、次のクロック信号の立下りから
フリップフロップ７２の出力端子Ｑ２の“１”の出力信
号がフリップフロップ７３のマスタ段に取込まれ、クロ
ック信号の立上り（時刻ｔ３）でスレーブ段に保持され
て、フリップフロップ７３の出力端子Ｑ３から′１″の
出力信号が出力されることになるが、ゲート回路及び固
定分周段６２の遅延によって、第８図ＯＣＲに示すよう
に、時刻ｔ２より遅れてクリア信号が“１″から“θ″
に変化し、又フリップフロップ７３はマスタ段とスレー
ブ段とが共にクリア状態となっているから、クリア信号
が“０”となった直後のクロック信号の立上りまでに、
前段のフリッププロップ７２の出力信号を取込むことが
できないことになる。

その為に、第８図の８１の信号波形の時刻ｔ４の直後の
（Ｘ）に示すようなパルスが含まれることになり、この
パルスのレベルが高く、フリップフロップ７１のセット
端子Ｓ１の闇値以上となると、セット信号と同様に作用
して分周比が設定値と異なることになり、プリスケーラ
回路としての動作が不安定となる欠点があった。

本発明は、安定な分周制御を行うことを目的とするもの
である。

ｃ問題点を解決するための手段） 本発明の高速プリスケーラ回路は、可変分周段と固定分
周段とゲート回路とからなり、可変分周段に於けるフリ
ップフロップの動作を高速化したものであり、第１図を
参照して説明する。

可変分周段１と固定分周段２とゲート回路３とからなる
高速プリスケーラ回路に於いて、可変分周段１を、マス
タ段Ｍとスレーブ段Ｓとからなるマスタ・スレーブ構成
のセット・リセット・フリップフロップ４−１〜４−ｎ
）により構成し、これらのセット・リセット・フリップ
フロップ４−１〜４−ｎの中、分周比を制御する為のセ
ット・リセット・フリップフロップのマスタ段Ｍを常時
動作状態とし、スレーブ段Ｓのみをゲート回路３から分
周比を制御するクリア信号によりクリアする構成とした
ものである。

〔作用〕

可変分周段１の分周出力信号が固定分周段２に加えられ
て分周され、所望の周波数の信号が出力される。又固定
分周段２の各段の出力信号と分周比制御信号とがゲート
回路３に加えられ、所定の分周ステップに於いてクリア
信号が可変分周段ｌのフリップフロップに加えられ、そ
のフリップフロップのマスタ段Ｍは常時動作状態とする
が、そのスレーブ段Ｓのみをクリア信号によりクリアす
る。従って、そのフリップフロップのマスタ段では、常
に前段の出力を取込み、スレーブ段がクリア状態ではそ
の分周した信号を出力しないが、クリアが解除されると
、マスタ段の出力をスレーブ段で直ちに保持及び出力す
ることができるから、固定分周段２やゲート回路３の遅
延によってクリア信号が多少遅れても、分周比を変更す
る為の分周出力信号を安定に出力することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、第６図に
示す従来例と同様に、可変分周段１１により１／４と１
１５との分周を切替え、固定分周段１２により１／１６
に分周して、出力端子１３．１４から分周信号を出力す
る場合を示す。この可変分周段１１は、マスタ・スレー
ブ構成のセット・リセット・フリップフロップ２１〜２
３と、ノア回路２８と、インバータ２９とから構成され
、固定分周段１２は、Ｔフリップフロップ２４〜２７と
インバータ４３〜５２とにより構成され、又ノア回路４
０〜４２とインバータ３０〜３９とによりゲート回路が
構成されている。又ＡＲはオールクリア信号であり、可
変分周段１１と固定分周段１２とのフリップフロップ２
１〜２７を初期状態とする為のものである。又ＣＲＩ、
ＣＲ２゜ＣＲ３はクリア端子であり、その他の第６図と
同一符号は同一部分を示す。

第３図及び第４図は本発明の実施例のフリップフロップ
を示し、Ｓはセット端子、Ｒはリセット端子、Ｃ２ごは
クロック端子、Ｑ、　Ｑは出力端子、ＣＲ２，ＣＲ３は
クリア端子である。第３図に於いては、ノア回路６１〜
Ｇ４によりマスタ段Ｍが構成され、ノア回路０５〜Ｇ８
によりスレーブ段Ｓが構成され、このスレーブ段Ｓにク
リア端子ＣＲ３が接続されている。従って、クリア信号
によってスレーブ段Ｓのみがクリアされ、マスタ段Ｍは
常時動作状態となる。即ち、第２図に於けるフリップフ
ロップ２３のクリア端子ＣＲ２を省略した場合の構成に
相当する。

又第４図に於いては、ノア回路Ｇ１ｌ−０１４によりマ
スタ段Ｍが構成され、ノア回路０１５〜Ｇ１８によりス
レーブ段Ｓが構成され、マスタ段Ｍにクリア端子ＣＲ２
が接続され、スレーブ段Ｓにクリア端子ＣＲ３が接続さ
れている。従って、クリア端子ＣＲ３に加えられるクリ
ア信号によってスレーブ段Ｓのみがクリアされる。即ち
、第２図に於けるフリップフロップ２３の構成に相当す
る。

前述のように、マスタ段Ｍは常時動作状態であるから、
フリップフロップ２３の前段のフリップフロップ２２の
出力端子Ｑ２．＝ｚの出力信号をマスタ段Ｍに取込み、
スレーブ段Ｓがクリア状態の場合は、フリップフロップ
２３の出力端子Ｑ３は０”、ｄ３は“１”となる。又ク
リア状態を解除すると、クロック信号＊ＣＫのローレベ
ル期間よりマスタ段Ｍの出力信号をスレーブ段Ｓに取込
んで保持し、出力端子Ｑ３．＝３から出力することがで
きる。

又オールクリア信号ＡＲを“０”とすると、インバータ
３２．３５．３６の出力信号は“１”となり、フリップ
フロップ２１．２２．２４〜２７はクリアされて、初期
状態となる。

又分周比制御信号Ｐを“１”とすると、固定分周段１２
の各段の出力信号に関係な（、インバータ３８からフリ
ップフロップ２３のクリア端子ＣＲ３に加えられるクリ
ア信号は“１゛となり、フリップフロップ２３のスレー
ブ段Ｓはクリアされる。従って、可変分周段１１では、
フリップフロップ２１．２２により、クロック信号ＧＫ
、　　＊ＣＫを１／４に分周するように動作し、固定分
周段１２によりｌ／１６により分周されるから、プリス
ケーラ回路としては、１／６４に分周した信号が出力端
子１３．１４から出力される。

又分周比制御信号Ｐを“０”とすると、固定分周段１２
の各段の出力端子Ｑ４〜Ｑ７が“１”となった時に、イ
ンバータ３８からフリップフロップ２３のクリア端子Ｃ
Ｒ３に加えられるクリア信号が“０″となり、フリップ
フロップ２３のスレーブ段Ｓがクロック信号ＣＫ、＊Ｃ
Ｋにより動作し、１１５に分周するように動作し、次に
クリア信号が“ｌ”となるから、プリスケーラ回路とし
ては、１／６５に分周した信号が出力端子１３゜１４か
ら出力される。

第５図は本発明の実施例の動作説明図であり、ＣＲ３は
フリップフロップ２３のクリア端子ＣＲ３に加えられる
クリア信号波形、Ｑ３．Ｑ２．Ｑｌはフリップフロップ
２３，２２．２１の出力端子Ｑ３．Ｑ２．Ｑｌの出力信
号波形、Ｓｌはフリップフロップ２１のセット端子Ｓ１
に加えられるセット信号波形、Ｃはクロック信号波形を
示す。

インバータ３８からフリップフロップ２３のクリア端子
ＣＲ３に加えられるクリア信号が、時刻ｔ２後に“１”
から“０”に変化しはじめ、時刻ｔ２〜ｔ７間の５クロ
ック周期の期間“０”となる場合に於いて、フリップフ
ロップ２３のスレーブ段Ｓはマスタ段Ｍが取込んだ信号
を保持して出力するから、フリップフロップ２３の出力
端子Ｑ３は、第５図のＱ３に示すように、時刻ｔ３から
内部遅延時間分だけ遅れて“１”となる。

従って、ノア回路２８の出力のセント信号は、第５図の
３１のｔ２〜ｔ５に示すように、“０”の期間が１クロ
ック周期分長くなり、１１５の分周を行うことになる。

又第８図の（Ｘ）で示すパルスを含まないセット信号と
なるから、安定な分周動作を行うことができる。

前述の実施例に於ける可変分周段１１は、１／４の分周
と１１５の分周とを切替え、固定分周段１２は、１／１
６に分周する構成を示すが、他の分周比とすることも勿
論可能である。

〔発明の効果〕

以上説明したように、本発明は、可変分周段１を構成す
るセット・リセット・フリップフロップ４−１〜４−ｎ
の中の分周比を制御するフリップフロップに於いて、マ
スタ段Ｍを常時動作状態として、前段の出力信号を取込
み、スレーブ段Ｓのみをクリア信号でクリアする構成と
したものであり、クリア解除の場合に、直ちにスレーブ
段Ｓにマスタ段Ｍからの信号を保持して出力することが
できる。従って、固定分周段２やゲート回路３の遅延が
多少大きい場合でも、可変分周段１の動作を安定化する
ことができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図及び第４図は本発明の実施例のフ
リップフロップ、第５図は本発明の実施例の動作説明図
、第６図は従来例のブロック図、第７図は従来例のフリ
ップフロップ、第８図は従来例の動作説明図である。 １は可変分周段、２は固定分周段、３はゲート回路、４
−１〜４−ｎはマスタ・スレーブ構成のセット・リセッ
ト・フリップフロップ、Ｍはマスタ段、Ｓはスレーブ段
である。

Claims (1)

1. 【特許請求の範囲】 可変分周段（１）と、固定分周段（２）と、該固定分周
   段（２）の各段の出力信号と分周比制御信号とにより前
   記可変分周段（１）の分周比を制御するゲート回路（３
   ）とからなる高速プリスケーラ回路に於いて、 前記可変分周段（１）を、マスタ段（Ｍ）とスレーブ段
   （Ｓ）とからなるマスタ・スレーブ構成のセット・リセ
   ット・フリップフロップ（４−１〜４−ｎ）により構成
   し、 該セット・リセット・フリップフロップ（４−１〜４−
   ｎ）の中、分周比を制御する為のセット・リセット・フ
   リップフロップのマスタ段（Ｍ）を常時動作状態とし、
   スレーブ段（Ｓ）のみを前記ゲート回路（３）からの分
   周比を制御するクリア信号によりクリアする構成とした ことを特徴とする高速プリスケーラ回路。