JPH04302528A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に利用
され、特に高周波におけるプリスケーラに関する。

【０００２】

【従来の技術】従来、この種の半導体集積回路では、図
３に示すように、入力信号１９がクロック端子に入力さ
れるＤ形フリップフロップ（ＤＦＦ）１４、１５および
１６と、１／５あるいは１／６分周されたＤ形フリップ
フロップ１６のＱ０　出力を入力信号とするＴ形フリッ
プフロップ（ＴＦＦ）１７と、１／１０あるいは１／１
１分周動作を決定する切換端子１８と、オア回路１１お
よび１３と、アンド回路１２とを備えている。なお、Ｄ
形フリップフロップ１４からはＱ０　出力の反転出力Ｑ
１　出力が取り出すようになっている。

【０００３】図４は図３の動作を示すタイミングチャー
トである。１０分周動作においては切換端子１８を「Ｈ
」状態にすることにより、Ｔ形フリップフロップ１７の
Ｑ０　出力をオア回路１１に取り込めない状態としてい
る。そのため、アンド回路１２の出力波形はＤ形フリッ
プフロップ１５の出力波形の変化に追随する。Ｄ形フリ
ップフロップ１４、１５および１６の出力波形は５分周
動作を行い、Ｄ形フリップフロップ１６のＱ０　出力を
入力とするＴ形フリップフロップ回路１７の出力波形は
１０分周動作となる。

【０００４】１１分周動作においては、切換端子１８を
「Ｌ」状態にすることにより、オア回路１１の動作はＴ
形フリップフロップ１７の出力波形のＱ０　出力に依存
する。 オア回路１１の出力が「Ｌ」状態にあるときは、アンド
回路１２はＤ形フリップフロップ１５のＱ０　出力を読
み込めず、Ｄ形フリップフロップ１４、１５および１６
の出力は６分周動作を行う。オア回路１１の出力波形が
「Ｈ」状態にあるときは、アンド回路１２の出力はＤ形
フリップフロップ１５の出力波形に追随する動作を行い
、Ｄ形フリップフロップ１４、１５および１６の出力は
５分周動作を行う。

【０００５】この従来の方式では、Ｄ形フリップフロッ
プ１６のＱ０　出力をＴ形フリップフロップ１７のクロ
ック端子に入力することにより、切換端子１８の「Ｈ」
から「Ｌ」、「Ｌ」から「Ｈ」への切り換え時の遅延余
裕は、図４の時点ｂで切り換わった場合、前後２クロッ
ク分の合わせて４クロック分の余裕であった。

【０００６】

【発明が解決しようとする課題】前述した従来のプリス
ケーラからなる半導体集積回路においては、１０分周動
作から１１分周動作に切り換える切換端子１８のタイミ
ングによる遅延余裕は、図４の点ｂに示すように、前後
２クロック分であり（全体４クロック）、高周波におけ
るプリスケーラにおいては、４クロックの遅延余裕でも
誤動作する欠点があった。

【０００７】本発明の目的は、前記の欠点を除去するこ
とにより、遅延余裕を大きくし、誤動作を生じないよう
にしたプリスケーラからなる半導体集積回路を提供する
ことにある。

【０００８】

【課題を解決するための手段】本発明は、入力信号を切
換信号に従い１／ｎまたは１／（ｎ＋１）（ｎは３以上
の奇数）分周する第一の分周回路と、前記切換信号を前
記第一の分周回路に入力する制御を行う制御回路とを備
えた半導体集積回路において、前記第一の分周回路の出
力段より一つ前の段の出力信号を入力し１／（２ｎ）ま
たは１／（２ｎ＋１）分周する第二の分周回路を備えた
ことを特徴とする。

【０００９】また、本発明は、前記第一の分周回路は、
クロック端子に前記入力信号が入力され、従続接続され
た（ｎ−２）個のＤ形フリップフロップを含み、前記第
二の分周回路は、クロック端子に前記第一の分周回路の
出力段より一つの前の段の出力信号が入力され出力信号
を出力するＴ形フリップフロップを含み、前記制御回路
は、一方の入力が切換端子に他方の入力が前記第二の分
周回路の出力にそれぞれ接続された２入力の第一の論理
和回路と、一方の入力がこの第一の論理和回路の出力に
他方の入力が前記第一の分周回路の出力段の一つ前の段
の出力にそれぞれ接続された２入力の論理積回路と、一
方の入力がこの論理積回路の出力に他方の入力が前記第
一の分周回路の出力段の出力にそれぞれ接続された第二
の論理和回路とを含むことができる。

【００１０】また、本発明は、ｎ＝５であることが好ま
しい。

【００１１】

【作用】第二の分周回路としてのＴ形フリップフロップ
に取り込む入力信号を第一の分周回路を構成するＤ形フ
リップフロップの最終段より一段前のＤ形フリップフロ
ップから取り出す。

【００１２】従って、Ｔ形フリップフロップに取り込む
入力信号を、最終段のＤ形フリップフロップから取り出
していた従来回路に対して、遅延余裕クロックはさらに
４クロック分加わり、合計８クロック分の２倍に増加す
ることを可能とする。

【００１３】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１４】図１は本発明の一実施例を示すブロック構
成図で、本発明を図３の従来例（ｎ＝５）に対して適用
した場合を示す。

【００１５】本実施例は、入力信号９を切換端子８に入
力される切換信号に従い１／５または１／６分周する第
一の分周回路３１と、前記切換信号を第一の分周回路３
１に入力する制御を行う制御回路３３とを備えた半導体
集積回路において、

【００１６】本発明の特徴とするところの、第一の分周
回路３１の出力段より一つ前の段の出力信号を入力し１
／１０または１／１１分周する第二の分周回路３２を備
えている。

【００１７】そして、第一の分周回路３１は、クロック
端子に入力信号９が入力され、従続接続された３個のＤ
形フリップフロップ（ＤＦＦ）４、５および６を含み、
第二の分周回路３２は、クロック端子にＤ形フリップフ
ロップ５の出力信号が入力され出力信号１０を出力する
Ｔ形フリップフロップ（ＴＦＦ）７を含み、制御回路３
３は、一方の入力が切換端子８に他方の入力がＤ形フリ
ップフロップ６の出力にそれぞれ接続された２入力の第
一のオア（論理和）回路１と、一方の入力がこのオア回
路１の出力に他方の入力がＤ形フリップフロップ５の出
力にそれぞれ接続された２入力のアンド（論理積）回路
２と、一方の入力がこのアンド回路２の出力に他方の入
力がＤ形フリップフロップ６の出力にそれぞれ接続され
た第二のオア回路３とを含んでいる。なお、Ｄ形フリッ
プフロップ４の出力はＱ１　出力が取り出される。

【００１８】次に、本実施例の動作について図２に示す
タイミングチャートを参照して説明する。

【００１９】入力信号９はＤ形フリップフロップ４、５
および６のクロック端子に入力される。オア回路１は切
換端子８とＴ形フリップフロップ７のＱ０　出力を読み
込み、その出力はＤ形フリップフロップ５のＱ０　出力
とともにアンド回路２に入力され、アンド回路２の出力
はＤ形フリップフロップ６のＱ０　出力とともにオア回
路３に入力され、その出力がＤ形フリップフロップ４の
動作を決定する。Ｄ形フリップフロップ４のＱ１　出力
はＤ形フリップフロップ５の動作を決定し、Ｄ形フリッ
プフロップ５のＱ０出力はＤ形フリップフロップ６の動
作とＴ形フリップフロップ７の動作を決定する。

【００２０】１０分周動作においては、切換端子８を「
Ｈ」状態にすることにより、Ｔ形フリップフロップ７の
Ｑ０　出力をオア回路１に取り込めない状態としている
。オア回路１の出力波形は「Ｈ」状態であり、アンド回
路２の出力波形はＤ形フリップフロップ５の出力波形の
変化に追随する。Ｄ形フリップフロップ４、５および６
の出力波形は５分周動作を行い、Ｄ形フリップフロップ
５のＱ０　出力を入力とするＴ形フリップフロップ７の
出力波形は１０分周動作を行う。

【００２１】１１分周動作においては、切換端子８を「
Ｌ」状態にすることにより、オア回路１の動作は、Ｔ形
フリップフロップ７の出力波形の変化に依存する。オア
回路１の出力が「Ｈ」状態のときには、１０分周動作時
と同じようにＤ形フリップフロップ４、５および６は５
分周動作を行う。オア回路１の出力が「Ｌ」状態のとき
には、アンド回路２の出力は「Ｌ」状態を保ち、オア回
路３は図２の点ｃのように、Ｄ形フリップフロップ６の
出力に依存し１クロック遅く立ち上がり、Ｄ形フリップ
フロップ４は６分周動作を行い、その後段に接続されて
いるＤ形フリップフロップ５および６も６分周動作を行
い、Ｔ形フリップフロップ７はＤ形フリップフロップ５
の状態で変化するため、５分周＋６分周＝１１分周動作
となる。

【００２２】本実施例においては、Ｄ形フリップフロッ
プ５のＱ０　出力をＴ形フリップフロップ７の入力とす
ることにより、切換端子８のタイミングによる１０分周
から１１分周動作に切り換わるまでの遅延余裕は、図２
の点ａのように前４クロック、後４クロック、前後合わ
せて８クロックになり、従来の方式よりも２倍の遅延余
裕を持つことになる。

【００２３】

【発明の効果】以上、説明したように、本発明は、例え
ば、Ｔ形フリップフロップに取り込む入力信号を従来の
Ｄ形フリップフロップより１つ前のＤ形フリップフロッ
プのＱ０　出力を入力することにより、切換端子の「Ｈ
」から「Ｌ」、「Ｌ」から「Ｈ」へのタイミングにおい
て、１０分周、１１分周動作への切り換えの遅延余裕は
４クロックから８クロック分に増加し、誤動作せず分周
できる効果がある。

【図面の簡単な説明】

【図１】　　本発明の一実施例を示すブロック構成図。

【図２】　　その動作を示すタイミングチャート。

【図３】　　従来例を示すブロック構成図。

【図４】　　その動作を示すタイミングチャート。

【符号の説明】

１、３、１１、１３　　　　オア回路 ２、１２　　　　アンド回路 ４〜６、１４〜１６　　　　Ｄ形フリップフロップ（Ｄ
ＦＦ）７、１７　　　　Ｔ形フリップフロップ（ＴＦＦ
）８、１８　　　　切換端子 ９、１９　　　　入力信号 １０、２０　　　　出力信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　入力信号を切換信号に従い１／ｎまた
   は１／（ｎ＋１）（ｎは３以上の奇数）分周する第一の
   分周回路と、前記切換信号を前記第一の分周回路に入力
   する制御を行う制御回路とを備えた半導体集積回路にお
   いて、前記第一の分周回路の出力段より一つ前の段の出
   力信号を入力し１／（２ｎ）または１／（２ｎ＋１）分
   周する第二の分周回路を備えたことを特徴とする半導体
   集積回路。
2. 【請求項２】　　前記第一の分周回路は、クロック端子
   に前記入力信号が入力され、従続接続された（ｎ−２）
   個のＤ形フリップフロップを含み、前記第二の分周回路
   は、クロック端子に前記第一の分周回路の出力段より一
   つの前の段の出力信号が入力され出力信号を出力するＴ
   形フリップフロップを含み、前記制御回路は、一方の入
   力が切換端子に他方の入力が前記第二の分周回路の出力
   にそれぞれ接続された２入力の第一の論理和回路と、一
   方の入力がこの第一の論理和回路の出力に他方の入力が
   前記第一の分周回路の出力段の一つ前の段の出力にそれ
   ぞれ接続された２入力の論理積回路と、一方の入力がこ
   の論理積回路の出力に他方の入力が前記第一の分周回路
   の出力段の出力にそれぞれ接続された第二の論理和回路
   とを含む請求項１に記載の半導体集積回路。
3. 【請求項３】　　ｎ＝５である請求項１または請求項２
   に記載の半導体集積回路。