JPH05275931A - 可変周波数発振回路 - Google Patents
可変周波数発振回路Info
- Publication number
- JPH05275931A JPH05275931A JP4042611A JP4261192A JPH05275931A JP H05275931 A JPH05275931 A JP H05275931A JP 4042611 A JP4042611 A JP 4042611A JP 4261192 A JP4261192 A JP 4261192A JP H05275931 A JPH05275931 A JP H05275931A
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- JP
- Japan
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- frequency
- circuit
- output
- adder
- register
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】限定された演算ビット長で、より高精細度に周
波数設定ができる可変周波数発振回路を提供する。 【構成】粗発振周波数の設定用のデータを保持するレジ
スタ1を備える。精発振周波数の設定用のデータを保持
するレジスタ2を備える。加算回路3のキャリー信号に
よりレジスタ1の出力とレジスタ2の出力とのいずれか
一方の信号を選択するスイッチ回路4を備える。
波数設定ができる可変周波数発振回路を提供する。 【構成】粗発振周波数の設定用のデータを保持するレジ
スタ1を備える。精発振周波数の設定用のデータを保持
するレジスタ2を備える。加算回路3のキャリー信号に
よりレジスタ1の出力とレジスタ2の出力とのいずれか
一方の信号を選択するスイッチ回路4を備える。
Description
【0001】
【産業上の利用分野】本発明は可変周波数発振回路に関
し、特にディジタル信号処理におけるクロック信号から
任意の周波数の発振信号を出力する可変周波数発振回路
に関する。
し、特にディジタル信号処理におけるクロック信号から
任意の周波数の発振信号を出力する可変周波数発振回路
に関する。
【0002】
【従来の技術】従来のこの種の可変周波数発振回路は、
図3に示すように、任意の周波数を設定するためのデー
タを保持するレジスタ6と、基準クロックCKに同期し
てそのクロックCKの周期の時間分遅延する遅延素子5
と、この遅延素子5の出力とレジスタ6の出力とを加算
する加算器3とから構成されていた。
図3に示すように、任意の周波数を設定するためのデー
タを保持するレジスタ6と、基準クロックCKに同期し
てそのクロックCKの周期の時間分遅延する遅延素子5
と、この遅延素子5の出力とレジスタ6の出力とを加算
する加算器3とから構成されていた。
【0003】次に、従来の可変周波数発振回路の動作に
ついて説明する。
ついて説明する。
【0004】まず、ある任意時間において、レジスタ6
が保持するデータを″K″とし、遅延素子5の出力デー
タが″0″であったと仮定する。このとき、加算器3の
出力Sは″K″となり、次のクロックに同期してこのデ
ータ″K″は遅延素子5に取込まれ、出力Oとして出力
される。次に、遅延素子5の出力データが″K″となっ
ているため加算器3の出力Sは″2K″となり、また、
次のクロックに同期して遅延素子5に取込まれ、出力O
として出力される。この動作を繰返し、加算器3の演算
ビット長を越えるまで加算が続けられる。ただし、演算
ビット長を越えた場合でも加算は継続して行なわれる。
加算器3の演算ビット長をnビットとすると、加算器3
の出力Sが2n −1を越えると、加算器3はキャリーす
なわちオーバフロー信号Cを出力し、また、クロックに
同期して″K″ずつ加算を継続する。このキャリー信号
Cが出力されるときの加算器3の出力Sは(2n −1)
/Kの余りとなる。
が保持するデータを″K″とし、遅延素子5の出力デー
タが″0″であったと仮定する。このとき、加算器3の
出力Sは″K″となり、次のクロックに同期してこのデ
ータ″K″は遅延素子5に取込まれ、出力Oとして出力
される。次に、遅延素子5の出力データが″K″となっ
ているため加算器3の出力Sは″2K″となり、また、
次のクロックに同期して遅延素子5に取込まれ、出力O
として出力される。この動作を繰返し、加算器3の演算
ビット長を越えるまで加算が続けられる。ただし、演算
ビット長を越えた場合でも加算は継続して行なわれる。
加算器3の演算ビット長をnビットとすると、加算器3
の出力Sが2n −1を越えると、加算器3はキャリーす
なわちオーバフロー信号Cを出力し、また、クロックに
同期して″K″ずつ加算を継続する。このキャリー信号
Cが出力されるときの加算器3の出力Sは(2n −1)
/Kの余りとなる。
【0005】図4は、図3に示す従来の可変周波数発振
回路の出力データを模式的に示した図である。図4にお
いて、xは演算の余りを示している。また、点線で示し
た信号OSは加算器3の演算ビット長を越えた場合の仮
想出力を示す。
回路の出力データを模式的に示した図である。図4にお
いて、xは演算の余りを示している。また、点線で示し
た信号OSは加算器3の演算ビット長を越えた場合の仮
想出力を示す。
【0006】このときの発振周波数foは次式のように
表される。ここで、fcはクロックCKの周波数であ
る。
表される。ここで、fcはクロックCKの周波数であ
る。
【0007】 fo=fc・K/(2n −1)………………………………………………(1) また、発振周波数foの設定間隔Δfoは次式のように
表される。
表される。
【0008】 Δfo=fc/(2n −1)…………………………………………………(2) すなわち、発振周波数foの設定間隔を小さくするため
には、加算器3の演算ビット長nすなわちビット長を大
きくする必要があるというものであった。
には、加算器3の演算ビット長nすなわちビット長を大
きくする必要があるというものであった。
【0009】
【発明が解決しようとする課題】上述した従来の可変周
波数発振回路は、発振周波数foの設定が1つのレジス
タの設定データのみにより行なわれるため、発振周波数
foの設定間隔を小さく、すなわち高精細度に周波数を
可変するためには加算器の演算ビット長を大きくする必
要があるので、限定された演算ビット長では高精細度に
周波数を設定できないという欠点があった。
波数発振回路は、発振周波数foの設定が1つのレジス
タの設定データのみにより行なわれるため、発振周波数
foの設定間隔を小さく、すなわち高精細度に周波数を
可変するためには加算器の演算ビット長を大きくする必
要があるので、限定された演算ビット長では高精細度に
周波数を設定できないという欠点があった。
【0010】
【課題を解決するための手段】本発明の可変周波数発振
回路は、予め定めた第一の周波数間隔の周波数である粗
発振周波数の設定用のデータを保持する第一の記憶回路
と、前記第一の周波数間隔より小さい予め定めた第二の
周波数間隔の周波数である精発振周波数の設定用のデー
タを保持する第二の記憶回路と、クロックに同期して入
力信号を前記クロックの1周期の時間分遅延する遅延回
路と、前記遅延回路の出力と前記入力信号とを加算する
加算回路と、前記加算回路のキャリー信号により前記第
一の記憶回路の出力と前記第二の記憶回路の出力とのい
ずれか一方の信号を前記入力信号として選択するスイッ
チ回路とを備えて構成されている。
回路は、予め定めた第一の周波数間隔の周波数である粗
発振周波数の設定用のデータを保持する第一の記憶回路
と、前記第一の周波数間隔より小さい予め定めた第二の
周波数間隔の周波数である精発振周波数の設定用のデー
タを保持する第二の記憶回路と、クロックに同期して入
力信号を前記クロックの1周期の時間分遅延する遅延回
路と、前記遅延回路の出力と前記入力信号とを加算する
加算回路と、前記加算回路のキャリー信号により前記第
一の記憶回路の出力と前記第二の記憶回路の出力とのい
ずれか一方の信号を前記入力信号として選択するスイッ
チ回路とを備えて構成されている。
【0011】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0012】図1は本発明の可変周波数発振回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
【0013】本実施例の可変周波数発振回路は、図1に
示すように、演算ビット長で設定される周波数間隔であ
る概略の粗周波数を設定するためのデータを保持するレ
ジスタ1と、高精細の周波数間隔である精周波数を設定
するためのデータを保持するレジスタ2と、スイッチ回
路4の出力と遅延素子5の出力とを加算する加算器3
と、加算器3のキャリー(オーバフロー)信号によりレ
ジスタ1の出力とレジスタ2の出力とを切替えるスイッ
チ回路4と、基準クロックCKに同期してそのクロック
CKの周期の時間分加算器3の出力を遅延する遅延素子
5とから構成されている。
示すように、演算ビット長で設定される周波数間隔であ
る概略の粗周波数を設定するためのデータを保持するレ
ジスタ1と、高精細の周波数間隔である精周波数を設定
するためのデータを保持するレジスタ2と、スイッチ回
路4の出力と遅延素子5の出力とを加算する加算器3
と、加算器3のキャリー(オーバフロー)信号によりレ
ジスタ1の出力とレジスタ2の出力とを切替えるスイッ
チ回路4と、基準クロックCKに同期してそのクロック
CKの周期の時間分加算器3の出力を遅延する遅延素子
5とから構成されている。
【0014】レジスタ1,2は外部から保持データを変
更できる、たとえばnビットのシフトレジスタである。
また、加算器3はnビットの全加算器を用いて構成でき
る。また、また、スイッチ回路4は、nビットの論理ゲ
ートを用いる。遅延素子5は、たとえばDフリップフロ
ップを用いてもよい。
更できる、たとえばnビットのシフトレジスタである。
また、加算器3はnビットの全加算器を用いて構成でき
る。また、また、スイッチ回路4は、nビットの論理ゲ
ートを用いる。遅延素子5は、たとえばDフリップフロ
ップを用いてもよい。
【0015】次に、本実施例の動作について説明する。
【0016】図2は、図1に示す本実施例の可変周波数
発振回路の出力データを模式的に示した図である。
発振回路の出力データを模式的に示した図である。
【0017】まず、ある任意時間において、粗周波数設
定用のレジスタ1が保持するデータを″K″とし、精周
波数設定用のレジスタ2が保持するデータを″K+F″
とし、遅延素子5の出力データが″0″であったとそれ
ぞれ仮定する。このとき、加算器3の出力Sは″K″と
なる。加算器3のキャリー信号Cは出力されていないの
で、スイッチ回路4はレジスタ1の出力Kを選択する。
したがって、スイッチ回路4の出力Dとしてレジスタ1
の出力Kがそのまま出力される。以下前述の従来例と同
様に、次のクロックに同期してこのデータ″K″は遅延
素子5に取込まれ、出力Oとして出力され、加算器3の
加算が行なわれる動作を繰返し、加算器3の演算ビット
長を越えるまで加算が続けられる。ただし、演算ビット
長を越えた場合でも加算は継続して行なわれる。加算器
3の演算ビット長をnビットとすると、加算器3の出力
Sが2n −1を越えると、加算器3はキャリーすなわち
オーバフロー信号Cを出力し、また、クロックに同期し
て″K″ずつ加算を継続する。このキャリー信号Cが出
力されるときの加算器3の出力Sは(2n −1)/Kの
余りとなる。
定用のレジスタ1が保持するデータを″K″とし、精周
波数設定用のレジスタ2が保持するデータを″K+F″
とし、遅延素子5の出力データが″0″であったとそれ
ぞれ仮定する。このとき、加算器3の出力Sは″K″と
なる。加算器3のキャリー信号Cは出力されていないの
で、スイッチ回路4はレジスタ1の出力Kを選択する。
したがって、スイッチ回路4の出力Dとしてレジスタ1
の出力Kがそのまま出力される。以下前述の従来例と同
様に、次のクロックに同期してこのデータ″K″は遅延
素子5に取込まれ、出力Oとして出力され、加算器3の
加算が行なわれる動作を繰返し、加算器3の演算ビット
長を越えるまで加算が続けられる。ただし、演算ビット
長を越えた場合でも加算は継続して行なわれる。加算器
3の演算ビット長をnビットとすると、加算器3の出力
Sが2n −1を越えると、加算器3はキャリーすなわち
オーバフロー信号Cを出力し、また、クロックに同期し
て″K″ずつ加算を継続する。このキャリー信号Cが出
力されるときの加算器3の出力Sは(2n −1)/Kの
余りとなる。
【0018】しかし、キャリー信号Cが出力されている
ので、スイッチ回路4はデータ″K+F″を保持する精
周波数設定用のレジスタ2の出力Fを選択する。したが
って、スイッチ回路4の出力Dとしてレジスタ2の出
力″K+F″が出力される。
ので、スイッチ回路4はデータ″K+F″を保持する精
周波数設定用のレジスタ2の出力Fを選択する。したが
って、スイッチ回路4の出力Dとしてレジスタ2の出
力″K+F″が出力される。
【0019】以上の構成では、発振は常にレジスタ2の
データ″F″の分だけオフセットしたように始まること
になる。
データ″F″の分だけオフセットしたように始まること
になる。
【0020】以上の構成による発振周波数foは次式で
表される。
表される。
【0021】 fo=fc・K/[(2n −1)−F]……………………………………(3) また、発振周波数の設定をレジスタ2のデータ″K+
F″を変更することにより行なうと、発振周波数foの
設定間隔Δfoは次式のように表される。
F″を変更することにより行なうと、発振周波数foの
設定間隔Δfoは次式のように表される。
【0022】 Δfo=fc・K・[1/(2n −1)−F]2 ………………………(4)
【発明の効果】以上説明したように、本発明の可変周波
数発振回路は、粗発振周波数の設定用のデータを保持す
る第一の記憶回路と、精発振周波数の設定用のデータを
保持する第二の記憶回路と、加算回路のキャリー信号に
より第一の記憶回路の出力と第二の記憶回路の出力との
いずれか一方の信号を選択するスイッチ回路とを備える
ことにより、加算器の演算ビット長を増大することなく
高精細度に周波数設定ができるという効果がある。
数発振回路は、粗発振周波数の設定用のデータを保持す
る第一の記憶回路と、精発振周波数の設定用のデータを
保持する第二の記憶回路と、加算回路のキャリー信号に
より第一の記憶回路の出力と第二の記憶回路の出力との
いずれか一方の信号を選択するスイッチ回路とを備える
ことにより、加算器の演算ビット長を増大することなく
高精細度に周波数設定ができるという効果がある。
【図1】本発明の可変周波数発振回路の一実施例を示す
ブロック図である。
ブロック図である。
【図2】本実施例の可変周波数発振回路における出力デ
ータを模式的に示した図である。
ータを模式的に示した図である。
【図3】従来の可変周波数発振回路の一例を示すブロッ
ク図である。
ク図である。
【図4】従来の可変周波数発振回路における出力データ
を模式的に示した図である。
を模式的に示した図である。
1,2,6 レジスタ 3 加算器 4 スイッチ回路 5 遅延素子
Claims (2)
- 【請求項1】 予め定めた第一の周波数間隔の周波数で
ある粗発振周波数の設定用のデータを保持する第一の記
憶回路と、 前記第一の周波数間隔より小さい予め定めた第二の周波
数間隔の周波数である精発振周波数の設定用のデータを
保持する第二の記憶回路と、 クロックに同期して入力信号を前記クロックの1周期の
時間分遅延する遅延回路と、 前記遅延回路の出力と前記入力信号とを加算する加算回
路と、 前記加算回路のキャリー信号により前記第一の記憶回路
の出力と前記第二の記憶回路の出力とのいずれか一方の
信号を前記入力信号として選択するスイッチ回路とを備
えることを特徴とする可変周波数発振回路。 - 【請求項2】 前記加算器は演算ビット長がn(整数)
である全加算器であり、前記第一および第二の記憶回路
は外部から保持データを変更できるそれぞれnビットの
シフトレジスタであることを特徴とする請求項1記載の
可変周波数発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4261192A JP2927096B2 (ja) | 1992-02-28 | 1992-02-28 | 可変周波数発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4261192A JP2927096B2 (ja) | 1992-02-28 | 1992-02-28 | 可変周波数発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05275931A true JPH05275931A (ja) | 1993-10-22 |
JP2927096B2 JP2927096B2 (ja) | 1999-07-28 |
Family
ID=12640829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4261192A Expired - Fee Related JP2927096B2 (ja) | 1992-02-28 | 1992-02-28 | 可変周波数発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2927096B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7477111B2 (en) | 2005-11-29 | 2009-01-13 | Fujitsu Limited | Digitally controlled oscillator |
-
1992
- 1992-02-28 JP JP4261192A patent/JP2927096B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7477111B2 (en) | 2005-11-29 | 2009-01-13 | Fujitsu Limited | Digitally controlled oscillator |
Also Published As
Publication number | Publication date |
---|---|
JP2927096B2 (ja) | 1999-07-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990413 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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