JPH0772952A - クロック切替装置 - Google Patents
クロック切替装置Info
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- JPH0772952A JPH0772952A JP5243800A JP24380093A JPH0772952A JP H0772952 A JPH0772952 A JP H0772952A JP 5243800 A JP5243800 A JP 5243800A JP 24380093 A JP24380093 A JP 24380093A JP H0772952 A JPH0772952 A JP H0772952A
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- signal
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Abstract
(57)【要約】 （修正有）
【目的】 クロック切替装置において、異なる周期のク
ロックを切り替えた際同クロックの周期より狭いヒゲパ
ルスが発生しないようにする。 【構成】 切替信号（ＳＷ）を異なる周期の第１、第２
のクロックで８ビットシフトする第１のシフトレジスタ
１および９ビットシフトする第２のシフトレジスタ２
と、レジスタ１の所定ビットを組み合わせて異なるマス
ク信号を得る第１、第３の論理回路３，５と、レジスタ
２の所定ビットを組み合わせて異なるマスク信号を得る
第５、第７の論理回路７，９と、第１および第２のマス
クにかかって第１のクロックＣＬＫ１を出力する第２、
第４の論理回路４，６と、第３、第４のマスク信号にか
かって第２のクロックＣＬＫ２を出力する第６の論理回
路８と、第１ないし第７の論理回路３，４，５，６，
７，８，９の出力を論理和する第８の論理回路１０とを
備え、これらマスク信号を境にしてその異なる周期のク
ロックを切り替える。
ロックを切り替えた際同クロックの周期より狭いヒゲパ
ルスが発生しないようにする。 【構成】 切替信号（ＳＷ）を異なる周期の第１、第２
のクロックで８ビットシフトする第１のシフトレジスタ
１および９ビットシフトする第２のシフトレジスタ２
と、レジスタ１の所定ビットを組み合わせて異なるマス
ク信号を得る第１、第３の論理回路３，５と、レジスタ
２の所定ビットを組み合わせて異なるマスク信号を得る
第５、第７の論理回路７，９と、第１および第２のマス
クにかかって第１のクロックＣＬＫ１を出力する第２、
第４の論理回路４，６と、第３、第４のマスク信号にか
かって第２のクロックＣＬＫ２を出力する第６の論理回
路８と、第１ないし第７の論理回路３，４，５，６，
７，８，９の出力を論理和する第８の論理回路１０とを
備え、これらマスク信号を境にしてその異なる周期のク
ロックを切り替える。
Description
【０００１】
【産業上の利用分野】この発明はゲート回路等において
用いる異なる周期のクロックを切り替えるクロック切替
装置に係り、特に詳しくはそのクロックの切り替え時に
ヒゲパルス（クロックの周期より狭いパルス）が発生し
ないクロック切替装置に関するものである。
用いる異なる周期のクロックを切り替えるクロック切替
装置に係り、特に詳しくはそのクロックの切り替え時に
ヒゲパルス（クロックの周期より狭いパルス）が発生し
ないクロック切替装置に関するものである。
【０００２】
【従来の技術】近年、種々電子機器等には異なる周期の
クロックを切り替えて用いるものがあり、この場合ゲー
ト回路等を用いることにより、その異なる周期のクロッ
クを切り替えることができる。これにより、種々機能を
有する電子機器を実現することが可能である。
クロックを切り替えて用いるものがあり、この場合ゲー
ト回路等を用いることにより、その異なる周期のクロッ
クを切り替えることができる。これにより、種々機能を
有する電子機器を実現することが可能である。
【０００３】
【発明が解決しようとする課題】ところで、上記クロッ
クの切替回路においては、例えば図４（ａ）に示す切替
信号（ＳＷ信号）によって異なる周期のクロック（同図
（ｂ），（ｃ）に示すＣＬＫ１，ＣＬＫ２）を切り替え
た際、同切り替え時点にヒゲパルス（クロックＣＬＫ
１，ＣＬＫ２の周期より狭いパルス）ａが発生する（同
図（ｄ）に示す）。すなわち、切り替えるクロックの周
期が異なるためのである。このようなヒゲパルスａが発
生すると、電子機器の誤動作の原因となる。
クの切替回路においては、例えば図４（ａ）に示す切替
信号（ＳＷ信号）によって異なる周期のクロック（同図
（ｂ），（ｃ）に示すＣＬＫ１，ＣＬＫ２）を切り替え
た際、同切り替え時点にヒゲパルス（クロックＣＬＫ
１，ＣＬＫ２の周期より狭いパルス）ａが発生する（同
図（ｄ）に示す）。すなわち、切り替えるクロックの周
期が異なるためのである。このようなヒゲパルスａが発
生すると、電子機器の誤動作の原因となる。
【０００４】この発明は上記課題に鑑みなされたもので
あり、その目的は異なる周期のクロックをヒゲパルスの
発生なしに切り替えることができるようにしたクロック
切替装置を提供することにある。
あり、その目的は異なる周期のクロックをヒゲパルスの
発生なしに切り替えることができるようにしたクロック
切替装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明は異なる周期の第１および第２のクロック
を切替信号により切り替えて出力するクロック切替装置
であって、前記切替信号を第１のクロックで所定ビット
数だけシフトする第１のシフトレジスタと、前記切替信
号を第２のクロックで所定ビット数だけシフトする第２
のシフトレジスタと、前記第１のシフトレジスタの異な
るビットをそれぞれ組み合わることにより出力クロック
をマスクするための第１マスク信号および出力クロック
のマスクを解除するための第２のマスク信号を得、かつ
前記第２のシフトレジスタの異なるビットをそれぞれ組
み合わせて前記第１のマスク信号より遅く、出力クロッ
クのマスクを解除するための第３のマスク信号および前
記第２のマスク信号より先に出力クロックをマスクする
第４のマスク信号を得、前記第１および第３のマスク信
号を境として前記第１のクロックから第２のクロックに
切り替え、かつ前記２および第４のマスク信号を境とし
て前記第２のクロックから第１のクロックに切り替えて
出力する論理手段とを備えたことを要旨とする。
に、この発明は異なる周期の第１および第２のクロック
を切替信号により切り替えて出力するクロック切替装置
であって、前記切替信号を第１のクロックで所定ビット
数だけシフトする第１のシフトレジスタと、前記切替信
号を第２のクロックで所定ビット数だけシフトする第２
のシフトレジスタと、前記第１のシフトレジスタの異な
るビットをそれぞれ組み合わることにより出力クロック
をマスクするための第１マスク信号および出力クロック
のマスクを解除するための第２のマスク信号を得、かつ
前記第２のシフトレジスタの異なるビットをそれぞれ組
み合わせて前記第１のマスク信号より遅く、出力クロッ
クのマスクを解除するための第３のマスク信号および前
記第２のマスク信号より先に出力クロックをマスクする
第４のマスク信号を得、前記第１および第３のマスク信
号を境として前記第１のクロックから第２のクロックに
切り替え、かつ前記２および第４のマスク信号を境とし
て前記第２のクロックから第１のクロックに切り替えて
出力する論理手段とを備えたことを要旨とする。
【０００６】
【作用】上記手段としたので、上記切替信号が第１のク
ロックから第２のクロックに切り替えるものである場
合、上記第１のマスク信号により出力クロックがマスク
され、同出力クロックのマスクが同第１のマスク信号よ
り遅い第３のマスク信号により解除される。
ロックから第２のクロックに切り替えるものである場
合、上記第１のマスク信号により出力クロックがマスク
され、同出力クロックのマスクが同第１のマスク信号よ
り遅い第３のマスク信号により解除される。
【０００７】また、上記切替信号が第２のクロックから
第１のクロックに切り替えるものである場合、上記第４
のマスク信号により出力がマスクされ、同出力クロック
のマスクが同第４のマスク信号より遅い第２のマスク信
号により解除される。
第１のクロックに切り替えるものである場合、上記第４
のマスク信号により出力がマスクされ、同出力クロック
のマスクが同第４のマスク信号より遅い第２のマスク信
号により解除される。
【０００８】上記第１および第２のマスク信号が第１の
クロックのタイミングとされ、第３および第４のマスク
信号が第２のクロックのタイミングとされていることか
ら、第１のクロックから第２のクロックに切り替えられ
た際、および第２のクロックから第１のクロックに切り
替えられた際、各クロックの周期より狭いヒゲパルスが
生じることもない。
クロックのタイミングとされ、第３および第４のマスク
信号が第２のクロックのタイミングとされていることか
ら、第１のクロックから第２のクロックに切り替えられ
た際、および第２のクロックから第１のクロックに切り
替えられた際、各クロックの周期より狭いヒゲパルスが
生じることもない。
【０００９】
【実施例】この発明のクロック切替装置は、異なる周期
のクロックの切替信号（ＳＷ信号）をそれらクロックで
それぞれ所定ビット数だけシフトし、それぞれ異なるビ
ット目の信号を組み合わせて異なるタイミングのマスク
信号を得、これらマスク信号により出力クロックをマス
クし、かつ同マスクを解除し、各マスクを境にしてその
異なる周期のクロックを切り替える。
のクロックの切替信号（ＳＷ信号）をそれらクロックで
それぞれ所定ビット数だけシフトし、それぞれ異なるビ
ット目の信号を組み合わせて異なるタイミングのマスク
信号を得、これらマスク信号により出力クロックをマス
クし、かつ同マスクを解除し、各マスクを境にしてその
異なる周期のクロックを切り替える。
【００１０】そのため、図１に示すように、このクロッ
ク切替装置は、切替信号（以下ＳＷ信号と記す）を第１
のクロックＣＬＫ１で８ビットシフトする第１のシフト
レジスタ１と、同ＳＷ信号を第２のクロックＣＬＫ２で
９ビットシフトする第２のシフトレジスタ２とを備えて
いる。
ク切替装置は、切替信号（以下ＳＷ信号と記す）を第１
のクロックＣＬＫ１で８ビットシフトする第１のシフト
レジスタ１と、同ＳＷ信号を第２のクロックＣＬＫ２で
９ビットシフトする第２のシフトレジスタ２とを備えて
いる。
【００１１】第１のシフトレジスタ１は第１のクロック
ＣＬＫ１で動作するフリップ・フロップ回路（以下Ｆ・
Ｆ回路と記す）Ｑ１ないしＱ８を直列に接続したもので
あり、第２のシフトレジスタ２は第２のクロックＣＬＫ
２で動作するフリップ・フロップ回路（以下Ｆ・Ｆ回路
と記す）Ｑ１０ないしＱ１８を直列に接続したものであ
る。
ＣＬＫ１で動作するフリップ・フロップ回路（以下Ｆ・
Ｆ回路と記す）Ｑ１ないしＱ８を直列に接続したもので
あり、第２のシフトレジスタ２は第２のクロックＣＬＫ
２で動作するフリップ・フロップ回路（以下Ｆ・Ｆ回路
と記す）Ｑ１０ないしＱ１８を直列に接続したものであ
る。
【００１２】また、このクロック切替装置、Ｆ・Ｆ回路
Ｑ１のＱ端子出力信号とＦ・Ｆ回路Ｑ４の反転Ｑ端子出
力信号とを論理積する第１の論理回路（アンド回路）３
と、Ｆ・Ｆ回路Ｑ２の反転信号（反転Ｑ端子出力）とク
ロックＣＬＫ１とを論理積する第２の論理回路（アンド
回路）４と、Ｆ・Ｆ回路Ｑ３の反転Ｑ端子出力信号とＦ
・Ｆ回路Ｑ８のＱ端子出力信号とを論理積する第３の論
理回路（アンド回路）５と、Ｆ・Ｆ回路Ｑ６のＱ端子出
力信号とクロックＣＬＫ１とを論理積する第４の論理回
路（アンド回路）６と、Ｆ・Ｆ回路Ｑ１１のＱ端子出力
信号とＦ・Ｆ回路Ｑ１８のＱ端子出力信号とを論理積す
る第５の論理回路（アンド回路）７と、Ｆ・Ｆ回路Ｑ１
２のＱ端子出力信号とクロックＣＬＫ２とを論理積する
第６の論理回路（アンド回路）８と、Ｆ・Ｆ回路Ｑ１１
の反転Ｑ端子出力信号とＦ・Ｆ回路Ｑ１５のＱ端子出力
信号とを論理積する第７の論理回路（アンド回路）９
と、第１の論理回路３ないし第７の論理回路９からの出
力信号を論理和する第８の論理回路（オア回路）１０と
を備えている。
Ｑ１のＱ端子出力信号とＦ・Ｆ回路Ｑ４の反転Ｑ端子出
力信号とを論理積する第１の論理回路（アンド回路）３
と、Ｆ・Ｆ回路Ｑ２の反転信号（反転Ｑ端子出力）とク
ロックＣＬＫ１とを論理積する第２の論理回路（アンド
回路）４と、Ｆ・Ｆ回路Ｑ３の反転Ｑ端子出力信号とＦ
・Ｆ回路Ｑ８のＱ端子出力信号とを論理積する第３の論
理回路（アンド回路）５と、Ｆ・Ｆ回路Ｑ６のＱ端子出
力信号とクロックＣＬＫ１とを論理積する第４の論理回
路（アンド回路）６と、Ｆ・Ｆ回路Ｑ１１のＱ端子出力
信号とＦ・Ｆ回路Ｑ１８のＱ端子出力信号とを論理積す
る第５の論理回路（アンド回路）７と、Ｆ・Ｆ回路Ｑ１
２のＱ端子出力信号とクロックＣＬＫ２とを論理積する
第６の論理回路（アンド回路）８と、Ｆ・Ｆ回路Ｑ１１
の反転Ｑ端子出力信号とＦ・Ｆ回路Ｑ１５のＱ端子出力
信号とを論理積する第７の論理回路（アンド回路）９
と、第１の論理回路３ないし第７の論理回路９からの出
力信号を論理和する第８の論理回路（オア回路）１０と
を備えている。
【００１３】上記構成のクロック切替装置の動作を図２
および図３のタイムチャート図を参照して詳しく説明す
る。
および図３のタイムチャート図を参照して詳しく説明す
る。
【００１４】まず、ＳＷ信号をＬからＨレベルとして、
第１のクロックＣＬＫ１から第２のクロックＣＬＫ２に
切り替え、しかる後同ＳＷ信号をＨからＬレベルとし
て、第２のクロックＣＬＫ２から第２のクロックＣＬＫ
１に切り替えるものとする。
第１のクロックＣＬＫ１から第２のクロックＣＬＫ２に
切り替え、しかる後同ＳＷ信号をＨからＬレベルとし
て、第２のクロックＣＬＫ２から第２のクロックＣＬＫ
１に切り替えるものとする。
【００１５】例えば、ＳＷ信号がＬレベルからＨレベル
に変化した場合、第１および第２のシフトレジスタ１，
２はそのＨレベルをそれぞれシフトする（図２（ｃ）な
いし（ｈ）および（ｎ）ないし（ｒ）を参照）。
に変化した場合、第１および第２のシフトレジスタ１，
２はそのＨレベルをそれぞれシフトする（図２（ｃ）な
いし（ｈ）および（ｎ）ないし（ｒ）を参照）。
【００１６】すると、図２から明かなように、第１の論
理回路３は第１のシフトレジスタ１の１ビット目から４
ビット目までのクロック分に対応し、同図（ｉ）に示す
第１のマクス信号（Ｇ１信号）を出力し、第２の論理回
路４は第１のマクス信号にかけて同２（ｊ）に示すクロ
ックＣＬＫ１（Ｇ２信号）を出力し、第３の論理回路５
は同図（ｋ）に示す第２のマスク信号（Ｌレベル；Ｇ３
信号）を出力し、第４の論理回路６は第１のシフトレジ
スタ１の６ビット目まで同図（ｌ）に示すクロックＣＬ
Ｋ１（Ｇ４信号）を出力する。なお、同図（ｊ）および
（ｌ）に示すノイズｂは各論理回路の素子により信号が
遅延した結果生じたものである。
理回路３は第１のシフトレジスタ１の１ビット目から４
ビット目までのクロック分に対応し、同図（ｉ）に示す
第１のマクス信号（Ｇ１信号）を出力し、第２の論理回
路４は第１のマクス信号にかけて同２（ｊ）に示すクロ
ックＣＬＫ１（Ｇ２信号）を出力し、第３の論理回路５
は同図（ｋ）に示す第２のマスク信号（Ｌレベル；Ｇ３
信号）を出力し、第４の論理回路６は第１のシフトレジ
スタ１の６ビット目まで同図（ｌ）に示すクロックＣＬ
Ｋ１（Ｇ４信号）を出力する。なお、同図（ｊ）および
（ｌ）に示すノイズｂは各論理回路の素子により信号が
遅延した結果生じたものである。
【００１７】また、第５の論理回路７は第２のシフトレ
ジスタ２の２ビット目から９ビット目までのクロック分
に対応し、同図（ｓ）に示す第３のマスク信号（Ｇ５信
号）を出力し、第６の論理回路８は第２のシフトレジス
タ２の３ビット目から同図（ｔ）に示すクロックＣＬＫ
２（Ｇ６信号）を出力し、第７の論理回路９は同図
（ｕ）に示す第４のマスク信号（Ｌレベル；Ｇ７信号）
を出力する。
ジスタ２の２ビット目から９ビット目までのクロック分
に対応し、同図（ｓ）に示す第３のマスク信号（Ｇ５信
号）を出力し、第６の論理回路８は第２のシフトレジス
タ２の３ビット目から同図（ｔ）に示すクロックＣＬＫ
２（Ｇ６信号）を出力し、第７の論理回路９は同図
（ｕ）に示す第４のマスク信号（Ｌレベル；Ｇ７信号）
を出力する。
【００１８】第１ないし第７の論理回路３ないし９から
の出力信号（Ｇ１信号ないしＧ７信号）が第８の論理回
路１０に入力し、この第８の論理回路１０はＧ１信号な
いしＧ７信号を論理和する。これにより、同図（ｖ）に
示すように、出力クロックは第１および第３のマスク信
号を境として第１のクロックＣＬＫ１から第２のクロッ
クＣＬＫ２に切り替えられる。
の出力信号（Ｇ１信号ないしＧ７信号）が第８の論理回
路１０に入力し、この第８の論理回路１０はＧ１信号な
いしＧ７信号を論理和する。これにより、同図（ｖ）に
示すように、出力クロックは第１および第３のマスク信
号を境として第１のクロックＣＬＫ１から第２のクロッ
クＣＬＫ２に切り替えられる。
【００１９】一方、ＳＷ信号をＨからＬレベルとし、第
２のクロックＣＬＫ２から第１のクロックＣＬＫ１に切
り替える場合、第１および第２のシフトレジスタ１，２
はそのＬレベルをそれぞれシフトする（図３（ｃ）ない
し（ｈ）および（ｎ）ないし（ｒ）を参照）。
２のクロックＣＬＫ２から第１のクロックＣＬＫ１に切
り替える場合、第１および第２のシフトレジスタ１，２
はそのＬレベルをそれぞれシフトする（図３（ｃ）ない
し（ｈ）および（ｎ）ないし（ｒ）を参照）。
【００２０】すると、図３から明かなように、第１の論
理回路３は同図（ｉ）に示す第１のマクス信号（Ｌレベ
ル；Ｇ１信号）を出力し、第２の論理回路４は第１のシ
フトレジスタ１の２ビット目から同２（ｊ）に示すクロ
ックＣＬＫ１（Ｇ２信号）を出力し、第３の論理回路５
は第１のシフトレジスタ１の３ビット目から８ビット目
までのクロック分に対応し、同図（ｋ）に示す第２のマ
スク信号（Ｇ３信号）を出力し、第４の論理回路６は第
１のシフトレジスタ１の６ビット目から同図（ｌ）に示
すクロックＣＬＫ１（Ｇ４信号）を出力する。
理回路３は同図（ｉ）に示す第１のマクス信号（Ｌレベ
ル；Ｇ１信号）を出力し、第２の論理回路４は第１のシ
フトレジスタ１の２ビット目から同２（ｊ）に示すクロ
ックＣＬＫ１（Ｇ２信号）を出力し、第３の論理回路５
は第１のシフトレジスタ１の３ビット目から８ビット目
までのクロック分に対応し、同図（ｋ）に示す第２のマ
スク信号（Ｇ３信号）を出力し、第４の論理回路６は第
１のシフトレジスタ１の６ビット目から同図（ｌ）に示
すクロックＣＬＫ１（Ｇ４信号）を出力する。
【００２１】また、第５の論理回路７は同図（ｓ）に示
す第３のマスク信号（Ｌレベル；Ｇ５信号）を出力し、
第６の論理回路８は同図（ｔ）に示すクロックＣＬＫ２
（Ｇ６信号）を出力し、第７の論理回路９は第２のシフ
トレシスタ２の２ビット目から６ビット目までのクロッ
ク分に対応し、同図（ｕ）に示す第４のマスク信号（Ｇ
７信号）を出力する。
す第３のマスク信号（Ｌレベル；Ｇ５信号）を出力し、
第６の論理回路８は同図（ｔ）に示すクロックＣＬＫ２
（Ｇ６信号）を出力し、第７の論理回路９は第２のシフ
トレシスタ２の２ビット目から６ビット目までのクロッ
ク分に対応し、同図（ｕ）に示す第４のマスク信号（Ｇ
７信号）を出力する。
【００２２】第１ないし第７の論理回路３ないし９から
の出力信号（Ｇ１信号ないしＧ７信号）が第８の論理回
路１０に入力し、この第８の論理回路１０はＧ１信号な
いしＧ７信号を論理和する。これにより、同図（ｖ）に
示すように、出力クロックは第２および第４のマスク信
号を境としてクロックＣＬＫ１から第２のクロックＣＬ
Ｋ２に切り替えられる。
の出力信号（Ｇ１信号ないしＧ７信号）が第８の論理回
路１０に入力し、この第８の論理回路１０はＧ１信号な
いしＧ７信号を論理和する。これにより、同図（ｖ）に
示すように、出力クロックは第２および第４のマスク信
号を境としてクロックＣＬＫ１から第２のクロックＣＬ
Ｋ２に切り替えられる。
【００２３】このように、第１のマスク信号（Ｇ１信
号）を第１のクロックＣＬＫ１のタイミングで作成し、
つまり同クロックＣＬＫ１の立ち上がりで同マスク信号
をＨレベルとし、第３のマスク信号（Ｇ５信号）を第２
のクロックＣＬＫ２のタイミングで作成し、つまり同ク
ロックＣＬＫ２の立ち上がりで同マスク信号をＨレベル
としている。
号）を第１のクロックＣＬＫ１のタイミングで作成し、
つまり同クロックＣＬＫ１の立ち上がりで同マスク信号
をＨレベルとし、第３のマスク信号（Ｇ５信号）を第２
のクロックＣＬＫ２のタイミングで作成し、つまり同ク
ロックＣＬＫ２の立ち上がりで同マスク信号をＨレベル
としている。
【００２４】換言すれば、出力クロックが第１のクロッ
クＣＬＫ１であるとき、第１のマスク信号と第３のマス
ク信号とでは第３のマスク信号を遅くしていることか
ら、第１のクロックＣＬＫ１のタイミングで出力クロッ
クがマスクされ、同マスクが第２のクロックＣＬＫ２の
タイミングで解除される。したがって、出力クロックを
第１のクロックＣＬＫ１から第２のクロックＣＬＫ２へ
切り替えた場合、同クロックの周期より狭いヒゲパルス
が生じることもない。
クＣＬＫ１であるとき、第１のマスク信号と第３のマス
ク信号とでは第３のマスク信号を遅くしていることか
ら、第１のクロックＣＬＫ１のタイミングで出力クロッ
クがマスクされ、同マスクが第２のクロックＣＬＫ２の
タイミングで解除される。したがって、出力クロックを
第１のクロックＣＬＫ１から第２のクロックＣＬＫ２へ
切り替えた場合、同クロックの周期より狭いヒゲパルス
が生じることもない。
【００２５】また、第２のマスク信号（Ｇ３信号）を第
１のクロックＣＬＫ１のタイミングで作成し、つまり同
クロックＣＬＫ１の立ち上がりで同マスク信号をＨレベ
ルとし、第４のマスク信号（Ｇ７信号）を第２のクロッ
クＣＬＫ２のタイミングで作成し、つまり同クロックＣ
ＬＫ２の立ち上がりで同マスク信号をＨレベルとしてい
る。
１のクロックＣＬＫ１のタイミングで作成し、つまり同
クロックＣＬＫ１の立ち上がりで同マスク信号をＨレベ
ルとし、第４のマスク信号（Ｇ７信号）を第２のクロッ
クＣＬＫ２のタイミングで作成し、つまり同クロックＣ
ＬＫ２の立ち上がりで同マスク信号をＨレベルとしてい
る。
【００２６】換言すれば、出力クロックが第２のクロッ
クＣＬＫ２であるとき、第２のマスク信号と第４のマス
ク信号とでは第４のマスク信号を先としていることか
ら、同クロックＣＬＫ２のタイミングでマスクがかけら
れ、これより遅れて第１のクロックＣＬＫ２のタイミン
グで同マスクが解除される。したがって、出力クロック
を第２のクロックＣＬＫ２から第１のクロックＣＬＫ１
へ切り替えた場合、同クロックの周期より狭いヒゲパル
スが生じることもない。
クＣＬＫ２であるとき、第２のマスク信号と第４のマス
ク信号とでは第４のマスク信号を先としていることか
ら、同クロックＣＬＫ２のタイミングでマスクがかけら
れ、これより遅れて第１のクロックＣＬＫ２のタイミン
グで同マスクが解除される。したがって、出力クロック
を第２のクロックＣＬＫ２から第１のクロックＣＬＫ１
へ切り替えた場合、同クロックの周期より狭いヒゲパル
スが生じることもない。
【００２７】なお、第１および第２のシフトレジスタ
１，２のビット数は上記実施例に限らず、また第１およ
び第２のシフトレジスタ１，２の任意のビット目の信号
を組み合わせについても上記実施例に限る必要はない。
１，２のビット数は上記実施例に限らず、また第１およ
び第２のシフトレジスタ１，２の任意のビット目の信号
を組み合わせについても上記実施例に限る必要はない。
【００２８】
【発明の効果】以上説明したように、この発明のクロッ
ク切替装置によれば、切替信号（ＳＷ信号）を異なる周
期のクロックでそれぞれ異なるビット数だけシフトし、
所定ビットを組み合わせて異なるタイミングのマスク信
号を得、これらマスク信号を境にしてその異なる周期の
クロックを切り替えるようにしたので、周期が異なるク
ロックを切り替えた際、周期より狭いヒゲパルスの発生
をなくすことができ、ひいては種々電子機器の誤動作を
防止することができるという効果が奏される。
ク切替装置によれば、切替信号（ＳＷ信号）を異なる周
期のクロックでそれぞれ異なるビット数だけシフトし、
所定ビットを組み合わせて異なるタイミングのマスク信
号を得、これらマスク信号を境にしてその異なる周期の
クロックを切り替えるようにしたので、周期が異なるク
ロックを切り替えた際、周期より狭いヒゲパルスの発生
をなくすことができ、ひいては種々電子機器の誤動作を
防止することができるという効果が奏される。
【図１】この発明の一実施例を示すクロック切替装置の
概略的ブロック線図。
概略的ブロック線図。
【図２】図１に示すクロック切替装置の動作を説明する
概略的タイムチャート図。
概略的タイムチャート図。
【図３】図１に示すクロック切替装置の動作を説明する
概略的タイムチャート図。
概略的タイムチャート図。
【図４】従来のクロック切り替え動作を説明するための
概略的タイムチャート図。
概略的タイムチャート図。
１ 第１のシフトレジスタ ２ 第２のシフトレジスタ ３ 第１の論理回路（アンド回路） ４ 第２の論理回路（アンド回路） ５ 第３の論理回路（アンド回路） ６ 第４の論理回路（アンド回路） ７ 第５の論理回路（アンド回路） ８ 第６の論理回路（アンド回路） ９ 第７の論理回路（アンド回路） １０ 第８の論理回路（オア回路） ａ，ｂ ヒゲパルス ＣＬＫ１ 第１のクロック ＣＬＫ２ 第２のクロック Ｑ１〜Ｑ１９ フリップ・フロップ回路
Claims (3)
- 【請求項１】 異なる周期の第１および第２のクロック
を切替信号により切り替えて出力するクロック切替装置
であって、 前記切替信号を第１のクロックで所定ビット数だけシフ
トする第１のシフトレジスタと、前記切替信号を第２の
クロックで所定ビット数だけシフトする第２のシフトレ
ジスタと、前記第１のシフトレジスタの異なるビットを
それぞれ組み合わることにより出力クロックをマスクす
るための第１マスク信号および出力クロックのマスクを
解除するための第２のマスク信号を得、かつ前記第２の
シフトレジスタの異なるビットをそれぞれ組み合わせて
前記第１のマスク信号より遅く、出力クロックのマスク
を解除するための第３のマスク信号および前記第２のマ
スク信号より先に出力クロックをマスクする第４のマス
ク信号を得、前記第１および第３のマスク信号を境とし
て前記第１のクロックから第２のクロックに切り替え、
かつ前記２および第４のマスク信号を境として前記第２
のクロックから第１のクロックに切り替えて出力する論
理手段とを備えたことを特徴とするクロック切替装置。 - 【請求項２】 異なる周期の第１および第２のクロック
を切替信号により切り替えて出力するクロック切替装置
であって、 前記切替信号を第１のクロックで所定ビット数だけシフ
トする第１のシフトレジスタと、前記切替信号を第２の
クロックで所定ビット数だけシフトする第２のシフトレ
ジスタと、前記第１のシフトレジスタの異なる所定ビッ
トを組み合わせて前記切替信号の立ち上がり後所定クロ
ック分の第１のマスク信号を得る第１論理回路と、前記
第１のシフトレジスタの所定ビットと第１のクロックと
を組み合わせて前記第１のマクス信号にかかる同クロッ
クを得る第２の論理回路と、前記第１のシフトレジスタ
の異なる所定ビットを組み合わせて前記切替信号の立ち
下がり後所定クロック分の第２のマスク信号を得る第３
の論理回路と、前記第１のシフトレジスタの所定ビット
と第１のクロックとを組み合わせて前記第２のマクス信
号から同クロックを得る第４の論理回路と、前記第２の
シフトレジスタの異なる所定ビットを組み合わせて前記
切替信号の立ち上がり後所定クロック分の第３のマスク
信号を得る第５の論理回路と、前記第２のシフトレジス
タの所定ビットと第２のクロックとを組み合わせて前記
切替信号の立ち上がり後に前記第３のマクス信号にかか
る同クロックを得、かつ同切替信号の立ち下がり後に同
第３のマスク信号から同クロックを得る第６の論理回路
と、前記第２のシフトレジスタの異なる所定ビットを組
み合わせて前記切替信号の立ち下がり後所定クロック分
の第４のマスク信号を得る第７の論理回路と、前記第１
ないし第７の論理回路の出力信号により前記第１および
第２のマクス信号の区間を除いて第１のクロックから第
２のクロックに切り替えて出力し、前記第３および第４
のマスク信号の区間を除いて第２のクロックから第１の
クロックを切り替えて出力する第８の論理回路とを備え
たことを特徴とするクロック切替装置。 - 【請求項３】 異なる周期の第１および第２のクロック
を切替信号により切り替えて出力するクロック切替装置
であって、 前記切替信号を第１のクロックで８ビットだけシフトす
る第１のシフトレジスタと、前記切替信号を第２のクロ
ックで９ビットだけシフトする第２のシフトレジスタ
と、前記第１のシフトレジスタの１ビットの信号と４ビ
ット目の反転信号とを論理積して前記切替信号の立ち上
がり後に３クロック分の第１のマスク信号を得る第１論
理回路と、前記第１のシフトレジスタの２ビット目の反
転信号と第１のクロックとを論理積して前記第１のマク
ス信号にかかる同クロックを得る第２の論理回路と、前
記第１のシフトレジスタの３ビット目の信号と８ビット
目の反転信号とを論理積して前記切替信号の立ち下がり
後に５クロック分の第２のマスク信号を得る第３の論理
回路と、前記第１のシフトレジスタの６ビット目の反転
信号と第１のクロックとを論理積して前記第２のマクス
信号から同クロックを得る第４の論理回路と、前記第２
のシフトレジスタの２ビット目の信号と９ビット目の反
転信号とを論理積して前記切替信号の立ち上がり後に７
クロック分の第３のマスク信号を得る第５の論理回路
と、前記第２のシフトレジスタの３ビット目の信号と第
２のクロックとを論理積して前記切替信号の立ち上がり
後に前記第３のマクス信号にかかる同クロックを得、か
つ同切替信号の立ち下がり後に同第３のマスク信号から
同クロックを得る第６の論理回路と、前記第２のシフト
レジスタの２ビット目の反転信号と６ビット目の信号と
を論理積して前記切替信号の立ち下がり後に４クロック
分の第４のマスク信号を得る第７の論理回路と、前記第
１ないし第７の論理回路の出力信号を論理和し、前記第
１および第２のマクス信号の区間を除いて第１のクロッ
クから第２のクロックに切り替えて出力し、前記第３お
よび第４のマスク信号の区間を除いて第２のクロックか
ら第１のクロックを切り替えて出力する第８の論理回路
とを備えたことを特徴とするクロック切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243800A JPH0772952A (ja) | 1993-09-03 | 1993-09-03 | クロック切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243800A JPH0772952A (ja) | 1993-09-03 | 1993-09-03 | クロック切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0772952A true JPH0772952A (ja) | 1995-03-17 |
Family
ID=17109136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243800A Withdrawn JPH0772952A (ja) | 1993-09-03 | 1993-09-03 | クロック切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772952A (ja) |
-
1993
- 1993-09-03 JP JP5243800A patent/JPH0772952A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |