JPS6133013A - リング発振器 - Google Patents
リング発振器Info
- Publication number
- JPS6133013A JPS6133013A JP15501084A JP15501084A JPS6133013A JP S6133013 A JPS6133013 A JP S6133013A JP 15501084 A JP15501084 A JP 15501084A JP 15501084 A JP15501084 A JP 15501084A JP S6133013 A JPS6133013 A JP S6133013A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- ring oscillator
- output
- inverter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/66—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator
- H03K3/70—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator time intervals between all adjacent pulses of one train being equal
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は電流切換型論理回路を用いたリング発振器に関
するものである。
するものである。
従来技術の説明
従来、リング発振器の発振を止めて出力に固定レベルを
得る為には、リング発振器を構成する奇数個のインバー
タゲートの１つに入力を２端子設け、２人力のＮＯＲ論
理をとることによって行なわれていた。すなわち、２人
力ＮＯＲゲートの一方を制御入力として制御入力が“１
″レベルの場合にこのＮＯＲゲートの出力は“０”に固
定されて発振が停止する。
得る為には、リング発振器を構成する奇数個のインバー
タゲートの１つに入力を２端子設け、２人力のＮＯＲ論
理をとることによって行なわれていた。すなわち、２人
力ＮＯＲゲートの一方を制御入力として制御入力が“１
″レベルの場合にこのＮＯＲゲートの出力は“０”に固
定されて発振が停止する。
第１図に従来のリング発振器の論理構成を示す。
図中、Ｇ２〜Ｇ はインバータゲートであり、イ２ｎ
＋１ ンバータゲー）Ｇ よりリング発振器の出力を２ｎ
＋１ 得ている。Ｇｌ’は２人力ＮＯＲゲートであり、一方の
入力が制御用として用いられている。すなわち、制御端
子０ＯＮＴの制御入力が“Ｏ″の場合にはゲートＧ
の出力がゲートＧｌ／にフィードバックさ２ｎ＋１ れる為に、リング発振器として動作し、制御入力が１″
の場合にはゲート０１′のもう一方のフ・ｆドパツク入
力は無視され、ゲート０１′の出力は頴”となシ、ゲー
トＧ の出力も“０″となって発２ｎ＋１ 振が停止する。同、インバータゲー）Ｇ２の位置に制御
入力を入れた場合にはゲー）Ｇ の出力は２ｎ＋１ １１″となって発振が停止する。
＋１ ンバータゲー）Ｇ よりリング発振器の出力を２ｎ
＋１ 得ている。Ｇｌ’は２人力ＮＯＲゲートであり、一方の
入力が制御用として用いられている。すなわち、制御端
子０ＯＮＴの制御入力が“Ｏ″の場合にはゲートＧ
の出力がゲートＧｌ／にフィードバックさ２ｎ＋１ れる為に、リング発振器として動作し、制御入力が１″
の場合にはゲート０１′のもう一方のフ・ｆドパツク入
力は無視され、ゲート０１′の出力は頴”となシ、ゲー
トＧ の出力も“０″となって発２ｎ＋１ 振が停止する。同、インバータゲー）Ｇ２の位置に制御
入力を入れた場合にはゲー）Ｇ の出力は２ｎ＋１ １１″となって発振が停止する。
各ゲートは第２図（ａ） 、 （ｂ）に示すように電流
切換型論理回路で構成されている。第２図（ａ）は２人
力ＮＯＲゲート、第２図（ｂ）は１人力インバータをそ
れぞれ表わす。図中、１．２は入力端子、３は出力端子
、Ｑｌ 、 Ｑ、２は入力トランジスタ、Ｇ３は参照電
圧側トランジスタ、Ｇ４はエミッタホロワ用トランジス
タ、Ｒ１はコレクタ負荷抵抗、工１．工２ は定電流源
、Ｖゆアは参照電圧、 Ｖｃａ 、 Ｖゆは電源をそれ
ぞれ表わす。
切換型論理回路で構成されている。第２図（ａ）は２人
力ＮＯＲゲート、第２図（ｂ）は１人力インバータをそ
れぞれ表わす。図中、１．２は入力端子、３は出力端子
、Ｑｌ 、 Ｑ、２は入力トランジスタ、Ｇ３は参照電
圧側トランジスタ、Ｇ４はエミッタホロワ用トランジス
タ、Ｒ１はコレクタ負荷抵抗、工１．工２ は定電流源
、Ｖゆアは参照電圧、 Ｖｃａ 、 Ｖゆは電源をそれ
ぞれ表わす。
通常、リング発振器はインバータゲート１段の伝播遅延
時間を算出して評価するのに用いられる。
時間を算出して評価するのに用いられる。
従って、発振パルス幅を２ｎ＋１で割った値がインバー
タゲート１段浩りの遅延時間として計算される。ところ
が、従来の回路では２人力のＮＯＲゲートがリング発振
器内に存在する。このゲートはファンイン２となり２個
の入力トランジスタのコレクタが共通に接続されている
ために集積回路ではこのトランジスタ１個分のコレクタ
サブストレート間容量がインバートゲートに対して遅延
時間を遅らせる要素となる。このことＫよシ、従来のリ
ングオシュレータの回路構成では正確なインバータゲー
ト１段の遅延時間が得られないこと、更に出力のレベル
は”Ｏ”又は１″のどちらか一方にしか固定出来ない為
に、制御入力による直流的な機能検査ができないという
ような欠点があった。
タゲート１段浩りの遅延時間として計算される。ところ
が、従来の回路では２人力のＮＯＲゲートがリング発振
器内に存在する。このゲートはファンイン２となり２個
の入力トランジスタのコレクタが共通に接続されている
ために集積回路ではこのトランジスタ１個分のコレクタ
サブストレート間容量がインバートゲートに対して遅延
時間を遅らせる要素となる。このことＫよシ、従来のリ
ングオシュレータの回路構成では正確なインバータゲー
ト１段の遅延時間が得られないこと、更に出力のレベル
は”Ｏ”又は１″のどちらか一方にしか固定出来ない為
に、制御入力による直流的な機能検査ができないという
ような欠点があった。
発明の目的
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであシ、従って本発明の目的は、より正確
なインバータの遅延時間を得ることができると共に１つ
の制御入力により′０”固定、１”固定の出力を得るこ
とによって直流的機能検査を可能とした新規なリング発
振器を提供することにある。
なされたものであシ、従って本発明の目的は、より正確
なインバータの遅延時間を得ることができると共に１つ
の制御入力により′０”固定、１”固定の出力を得るこ
とによって直流的機能検査を可能とした新規なリング発
振器を提供することにある。
発明の構成
上記目的を達成する為に、本発明によるリング発振器は
偶数個の電流切換型回路による逆相出力ゲートと、一個
の逆相出力を持つ差動ゲートによって構成され、前記該
差動ゲートの逆相入力端子によって出力レベルが制御さ
れることを特徴としている。
偶数個の電流切換型回路による逆相出力ゲートと、一個
の逆相出力を持つ差動ゲートによって構成され、前記該
差動ゲートの逆相入力端子によって出力レベルが制御さ
れることを特徴としている。
発明の実施例
次に本発明をその好ましい一実施例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第３図に本発明によるリング発振器の一実施例の論理構
成を示す。図中、０２〜Ｇ２１１＋１はインバータゲー
トであり％ Ｇ２１ｌ−１−１よりリング発振器の出力
を得−Ｃいる。Ｇ１は差動ゲートであり、一方の入力は
制御端子０ＯＮＴの制御入力用となっている。
成を示す。図中、０２〜Ｇ２１１＋１はインバータゲー
トであり％ Ｇ２１ｌ−１−１よりリング発振器の出力
を得−Ｃいる。Ｇ１は差動ゲートであり、一方の入力は
制御端子０ＯＮＴの制御入力用となっている。
第４図にとの差動ゲートＧ１の構成例を示す。図中、参
照番号１１はリング発振器のフィードバックされた１８
号が入力する入力端子、１２は制御入力端子、１３は出
力端子、Ｑｌｌ、Ｇ１２は差動ゲートを構成するトラン
ジスタ、Ｇ１３はエミッタホロワ用トランジスタ、工１
１．工１２は定電流源、ｖｃｃ、ｖ１１！Ｅは電源、Ｒ
１１はコレクタ負荷抵抗をそれぞれ表わす。
照番号１１はリング発振器のフィードバックされた１８
号が入力する入力端子、１２は制御入力端子、１３は出
力端子、Ｑｌｌ、Ｇ１２は差動ゲートを構成するトラン
ジスタ、Ｇ１３はエミッタホロワ用トランジスタ、工１
１．工１２は定電流源、ｖｃｃ、ｖ１１！Ｅは電源、Ｒ
１１はコレクタ負荷抵抗をそれぞれ表わす。
この差動ゲー）Ｇｌでは制御入力を参照電圧のレベル■
ＲＩＣＦにした場合には、このゲートは通常のインバー
タゲートとして動作する。又制御入力なＶ。０等入力端
子１１に入力される信号の高レベル電圧より約０．１Ｖ
以上高い電圧を与えた場合には、トランジスタＱ １２
が１オン”状態となシ、出力１３には高レベル電圧、す
なわち、論理レベル”１”；Ａ！得られる。ここで、入
力する高レベル電圧は、通常エミッタホロワによるシフ
ト分だけ電源Ｖ。。より低くなった電圧でペースエミッ
タ間電圧なりｆ（約ｏ、ｓｖ）とすると、ｖｏｏ−ｖｆ
である。更に、制御入力をｖｌ！！］ｌｌ、等入力端子
１に入力されゐ低レベル電圧より約０．１ｖ以上低い電
圧を与えた場合には、トランジスタＱ、 １２は”オフ
”、トランジスタＱ、１１は入力の論理によらず１オン
”状態となる。従って、出力１３には低レベル電圧、す
なわち、論理レベル″０”が得られる。ここで入力され
る低レベルは、論理振幅をＶｌとすると、Ｖｏａ Ｖ
ｆ−Ｖｌとなる。このようにとの差動ゲー）Ｇｌは制御
入力の電圧レベルによって入力信号の逆転、“１”固定
、ＩＩ （） Ｆｌ固定の出力が得られるものである。
ＲＩＣＦにした場合には、このゲートは通常のインバー
タゲートとして動作する。又制御入力なＶ。０等入力端
子１１に入力される信号の高レベル電圧より約０．１Ｖ
以上高い電圧を与えた場合には、トランジスタＱ １２
が１オン”状態となシ、出力１３には高レベル電圧、す
なわち、論理レベル”１”；Ａ！得られる。ここで、入
力する高レベル電圧は、通常エミッタホロワによるシフ
ト分だけ電源Ｖ。。より低くなった電圧でペースエミッ
タ間電圧なりｆ（約ｏ、ｓｖ）とすると、ｖｏｏ−ｖｆ
である。更に、制御入力をｖｌ！！］ｌｌ、等入力端子
１に入力されゐ低レベル電圧より約０．１ｖ以上低い電
圧を与えた場合には、トランジスタＱ、 １２は”オフ
”、トランジスタＱ、１１は入力の論理によらず１オン
”状態となる。従って、出力１３には低レベル電圧、す
なわち、論理レベル″０”が得られる。ここで入力され
る低レベルは、論理振幅をＶｌとすると、Ｖｏａ Ｖ
ｆ−Ｖｌとなる。このようにとの差動ゲー）Ｇｌは制御
入力の電圧レベルによって入力信号の逆転、“１”固定
、ＩＩ （） Ｆｌ固定の出力が得られるものである。
従って、との差動ゲートをリング発振器に加える事によ
ってゲーＦ Ｇ２ｎ＋１の出力に、発振出方、１０″レ
ベル、＠１”レベルの３状態が得られると共に、直流的
に回路機能が検証されるという従来にない大きな効果が
得られ、更にリング発振器の全ゲートがファンイン１の
インバータゲートで構成される為に、正確なインバータ
ゲート一段当ルの遅延時間が算出できる。
ってゲーＦ Ｇ２ｎ＋１の出力に、発振出方、１０″レ
ベル、＠１”レベルの３状態が得られると共に、直流的
に回路機能が検証されるという従来にない大きな効果が
得られ、更にリング発振器の全ゲートがファンイン１の
インバータゲートで構成される為に、正確なインバータ
ゲート一段当ルの遅延時間が算出できる。
同、本実施例では一人力のインバータゲートによるリン
グ発振器だけＫついて説明したが、ファンイン、ファン
アウト、負荷容量などを付加したゲートによるリング発
振器に対しても同様な効果が得られる。
グ発振器だけＫついて説明したが、ファンイン、ファン
アウト、負荷容量などを付加したゲートによるリング発
振器に対しても同様な効果が得られる。
発明の詳細
な説明してきたように、本発明によるリング発振器は直
流的に機能が検証できると共に、均一なゲートで構成さ
れるためにゲート一段当りの遅延時間が正確に算出でき
るという長所を有する。
流的に機能が検証できると共に、均一なゲートで構成さ
れるためにゲート一段当りの遅延時間が正確に算出でき
るという長所を有する。
第１図は従来の制御端子付リング発振器の論理構成図、
第２図は第１図を構成するゲートの回路図、第３図は本
発明による制御端子付リング発振器の一実施例を示す論
理構成図、第４図は差動ゲート部の回路構成図である。 ０２〜Ｇ２ｎ＋１・・・インバータゲート、 Ｇｌ・・
・差動ゲート、Ｇ１′・・・制御端子の付いたグー）
、０ＯＮＴ・・・制御端子、ＯＵＴ・・・リング発振器
出力、Ｑ１〜Ｑ４．Ｑ１１〜Ｑ １３・・・トランジス
タ、Ｒ１，Ｒ１１・・・コレクタ負荷抵抗、ＩＩ 、工
２．工１１，１１２・・・定電流源、ｖｏｏ、■□・・
・電源
第２図は第１図を構成するゲートの回路図、第３図は本
発明による制御端子付リング発振器の一実施例を示す論
理構成図、第４図は差動ゲート部の回路構成図である。 ０２〜Ｇ２ｎ＋１・・・インバータゲート、 Ｇｌ・・
・差動ゲート、Ｇ１′・・・制御端子の付いたグー）
、０ＯＮＴ・・・制御端子、ＯＵＴ・・・リング発振器
出力、Ｑ１〜Ｑ４．Ｑ１１〜Ｑ １３・・・トランジス
タ、Ｒ１，Ｒ１１・・・コレクタ負荷抵抗、ＩＩ 、工
２．工１１，１１２・・・定電流源、ｖｏｏ、■□・・
・電源
Claims (1)
- 偶数個の電流切換型回路による逆相出力ゲートと、一個
の逆相出力を持つ差動ゲートによつて構成され、該差動
ゲートの逆相入力端子によつて出力レベルが制御される
ことを特徴とするリング発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15501084A JPS6133013A (ja) | 1984-07-25 | 1984-07-25 | リング発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15501084A JPS6133013A (ja) | 1984-07-25 | 1984-07-25 | リング発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133013A true JPS6133013A (ja) | 1986-02-15 |
Family
ID=15596711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15501084A Pending JPS6133013A (ja) | 1984-07-25 | 1984-07-25 | リング発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133013A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519360A (en) * | 1995-07-24 | 1996-05-21 | Micron Technology, Inc. | Ring oscillator enable circuit with immediate shutdown |
| US5708381A (en) * | 1994-11-07 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
| JP2002198783A (ja) * | 2000-12-26 | 2002-07-12 | Fujitsu Ltd | 周波数及びデューティ比制御可能な発振器 |
| JP2013017123A (ja) * | 2011-07-06 | 2013-01-24 | Olympus Corp | リングオシュレータ回路、ａ／ｄ変換回路、および固体撮像装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd | |
| JPS5197362A (ja) * | 1975-02-21 | 1976-08-26 | ||
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
-
1984
- 1984-07-25 JP JP15501084A patent/JPS6133013A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd | |
| JPS5197362A (ja) * | 1975-02-21 | 1976-08-26 | ||
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708381A (en) * | 1994-11-07 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
| US5519360A (en) * | 1995-07-24 | 1996-05-21 | Micron Technology, Inc. | Ring oscillator enable circuit with immediate shutdown |
| JP2002198783A (ja) * | 2000-12-26 | 2002-07-12 | Fujitsu Ltd | 周波数及びデューティ比制御可能な発振器 |
| JP2013017123A (ja) * | 2011-07-06 | 2013-01-24 | Olympus Corp | リングオシュレータ回路、ａ／ｄ変換回路、および固体撮像装置 |
| US9030345B2 (en) | 2011-07-06 | 2015-05-12 | Olympus Corporation | Ring oscillator circuit, A/D conversion circuit, and solid state imaging apparatus |
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