JPH01175407A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電界効果型トランジスタを用いて構成され遅
延回路を内蔵する半導体集積回路に関し、特に、ＧａＡ
ｓなど化合物半導体の分野で使用されているＳ　ＣＦ　
Ｌ　（５ｏｕｒｃｅ−Ｃｏｕｐｌｅｄ　・ＦＥＴ−Ｌｏ
ｇｉｃ）回路を用いた半導体集積回路の遅延回路に関す
る。

従来の技術 半導体集積回路では、電気信号を時間的に送られるため
遅延回路が広く用いられている。遅延回路は、主にイン
バータなどを直列に接続し、伝播遅延時間の総和の時間
だけ信号を遅らせるものである。

第３図に、インバータを用いた遅延回路の一例を示す。

この例は、６個のインバータをシリーズに接続したもの
である。１個のインバータの伝播遅延時間をｔｐｄとす
ると遅延回路の遅延時間は６ｔｐｄとなる。

さらに、遅延回路を利用するものとしては、リング発振
器がある。リング発振器は、遅延回路の出力を入力へ逆
相接続したものであり、回路構成が簡単な為、広く使用
されている。第４図に、リング発振器の１例を示す。こ
の例は、５個のインバータをシリーズに接続したリング
発振器である。周知のように、ｎ個のインバータをシリ
ーズに接続したリング発振器の発振周波数は、インバー
タ１個の遅延時間をｔ、ｄとすると、１／２ｎｔｐｄと
なる。

次に、ＧａＡｓなとの化合物半導体で広（利用されてい
る回路形式であるＳ　ＣＦ　Ｌ回路について説明する。

第５図に、５ＣＦＬ回路によるインバータを示す。イン
バータは差動スイッチと２個のソースフロアより構成さ
れる。差動スイッチは、定電流源として動作する電界効
果型トランジスタ（以下ＦＥＴと略す）。Ｔｌ、スイッ
チングＦＥＴ。

Ｔ２．Ｔ３および負荷抵抗、Ｒ１およびＲ２から構成さ
れている。ソースフロアは、定電流源ＦＥＴ。

Ｔ４およびＴ６．レベルシフトＦＥＴ、Ｔ５およびＴ７
から構成されている。レベルシフトＰＥＴ。

Ｔ５とＴ７のゲートには、差動スイッチの出力が接続さ
れている。スイッチングＦＥＴ、Ｔ２とＴ３のゲートに
は、インバータの正相および負相入力が接続されている
。さらに、定電流源ＦＥＴ、Ｔｌ。

Ｔ４．Ｔ６のゲートには、共通の定電圧、Ｖ８が供給さ
れている。

さて、前記遅延回路において所望の遅延時間を得るには
、インバータの伝播遅延時間を所定の値に調製する必要
がある。従来、５ＣＦＬ回路によるインバータを用いた
遅延回路では、前記定電流源ＦＥＴ、Ｔｌ、Ｔ４−、Ｔ
６のゲートに共通の定電ＶＢを制御することにより、伝
播遅延時間を調製していた。

発明が解決しようとする問題点 従来の技術によるＳ　ＣＦ　Ｌ回路を用いた遅延回路に
は、遅延時間の調製範囲が狭いという問題があった。以
下、さらに詳しく説明する。

定電流源ＦＥＴのゲート電圧、Ｖ＋１を増加させると定
電源ＦＥＴ、Ｔｌ、Ｔ４．Ｔ６を流れる電流が増加し、
逆にＶＢを減少させると電流は減少する。差動スイッチ
において、定電流源ＦＥＴ。

Ｔ１の電流を増加させると論理振幅か大きくなり、遅延
時間が増加する。逆に電流を減少させると、遅延時間が
減少する。

ソースホロアにおいて、定電流源ＦＥＴ、”Ｊ”４゜Ｔ
６の電流を増加させると、負荷駆動能力が太き−３＝ くなり、遅延時間が減少する。逆に、電流を減少させる
遅延時間が増加する。

つまり、定電流源ＦＥＴのゲート電圧、ＶＢを変化させ
ても、差動スイッチとソースフロアでは全く逆の変化が
生じていた。第６図に、ＧａＡｓＭＥＳＦＥＴを用いた
従来の技術によるインバータのゲート電圧、■８と伝播
遅延時間の関係を示す。ゲート電圧、ＶＢを変化させて
も伝播遅延時間の変化が少ないことが理解できる。

問題点を解決するための手段 本発明は、かかる従来の技術による５ＣＦＬ回路を用い
た遅延回路の問題点を改善し、遅延時間の調製範囲の広
い遅延回路を提供することを目的さする。

本発明による半導体集積回路は、第１の定電流源ＦＥＴ
上にＦＥＴを接続してなるソースフロアと、第２の定電
流源ＦＥＴ上に１組のＦＥＴを接続してなる差動スイッ
チから構成されるインバータを少なくとも１個直列に接
続した遅延回路を含み、前記第１の定電流源ＦＥＴのゲ
ート電圧が前記第２の定電流源ＦＥＴのゲート電圧とは
独立して遅延回路の外部より制御されていることを特徴
とする。

作　　　用 第１の定電流源ＦＥＴのゲート電圧と第２の定電流源Ｆ
ＥＴのゲート電圧とは独立して制御されている。そのた
め、ソースホロアに流れる電流と差動スイッチに流れる
電流は、それぞれ独立して制御される。差動スイッチに
流れる所定の値に設定し、ソースホロアに流れる電流の
みを調製することにより、伝播遅延時間の調製範囲を広
（することができる。

実施例 第１図は、本発明の一実施例である５ＣＦＬ回路による
遅延回路を構成するインバータの回路図である。図中に
おいて、基本的な回路は前述の従来の技術と同様である
。しかしソースフロアの定電流源ＦＥＴ、Ｔ４．Ｔ６の
ゲート電圧、ＶＣと差動スイッチの定電流源ＦＥＴ、Ｔ
ｌのゲート電圧、ＶＢはそれぞれ独立している。

差動スイッチの定電流源ＦＥＴ、ＴｌＯゲート電圧、Ｖ
Ｂは、負荷抵抗、Ｒ，１，、Ｒ２に発生する論理振幅が
、０．５〜１．ＯＶになるように設定されている。ソー
スフロアの定電流源ＦＥＴ、Ｔ４゜Ｔ６のゲート電圧は
、所望の伝播遅延時間が得られるよう外部より制御され
ている。

さて、ソースホロアは、電流が流れている限り入力と出
力の間の論理振幅に差がなく回路として充分機能する。

しかし、差動スイッチ部は、電流を少なくすると論理振
幅が小さくなり次段の回路が動作しくなる。つまり、ソ
ースフロアに流れる電流の変化の許容範囲は、差動スイ
ッチに流れる電流の変化の許容範囲に比べて非常に太い
。その為に、本実施例では、差動スイッチに流れる電流
を固定し、ソースホロアに流れる電流のみを調製してい
る。

ところで、ソースフロアの遅延時間は、ソースホロアの
負荷容量に対する充放電能力で決める。

この充放電能力は、ソースホロアに流れる電流に比例す
ることは周知である。よって、ソースフロアの定電流源
ＦＥＴのゲート電圧、ｖｃを変化することにより、イン
バータの伝播遅延時間を大きく変化させることができる
訳である。

第２図に、ＧａＡｓ　　ＭＥＳＦＥＴを使用した場合の
本実施例におけるソースフロアの定電流源ＰＥＴのゲー
ト電圧、ｖｏとインバータの伝播遅延時間の測定結果で
ある。さらに図中において、従来の技術によるインバー
タの伝播遅延時間の測定結果も合せて示す。図より、本
発明を用いることにより、従来の技術に比べて、大きな
伝播遅延時間の調製範囲が得られることが解かる。

発明の効果 本発明によれば、従来の技術に比へてインバータの伝播
遅延時間の調製範囲を大きくすることができた。その結
果、従来の技術による５ＣＦＬ回路を用いた遅延回路に
比べて、その遅延時間を拡大することができた。

この事により、遅延回路を含む半導体集積回路の特性を
大巾に改善することが可能となった。さらに、半導体集
積回路の製造歩留りを著しく向上さぜた。

また、リング発振器においては、従来の技術に比へて発
振局波数の可変幅を拡大させることができた。

なお、本実施例は、本発明の一実施例であり、種々の応
用が可能であることは自明である。

【図面の簡単な説明】

第１図は本発明の一実施例であるインバータの回路図、
第２図は本発明の効果を示すための、ソースフロアの定
電流源ＦＥＴのゲート電圧とインバータの伝播遅延時間
の測定結果を示す図、第３図は遅延回路の回路図、第４
図はリング発振器の回路図、第５図は従来の技術による
インバータの回路図、第６図は従来の技術による定電流
源ＦＥＴのゲート電圧とインバータの伝播遅延時間の測
定結果を示す図である。 Ｔ１・・・・・・差動スイッチの定電流源ＦＥＴ、Ｔ２
゜Ｔ３・・・・・・スイッチングＦＥＴ、Ｔ４．Ｔ６・
・・・・・ソースホロアの定電流源ＦＥＴ、Ｔ５．Ｔ？
・・・・・・レベルシフ１−ＦＥＴ、Ｒ１，Ｒ２・・・
・・・負荷抵抗。 ＝　　８　− ご１ Ｃ’３ 鍵、　　　　　　　　　　　　　派 ギ會ｌｌ？１７習普【ミ

Claims (1)

【特許請求の範囲】
1. 第１の定電流源電界効果型トランジスタ上に電界効果型
   トランジスタを接続してなるソースフロアと、第２の定
   電流源電界効果型トランジスタ上に１組の電界効果型ト
   ランジスタを接続してなる差動スイッチから構成される
   インバータを少なくとも１個直列に接続した遅延回路を
   含み、前記第１の定電流源電界効果型トランジスタのゲ
   ート電圧が前記第２の定電流源電界効果型トランジスタ
   のゲート電圧とは独立して遅延回路の外部より制御され
   てなる半導体集積回路。