JPS63254814A - 電界効果トランジスタ発振回路 - Google Patents
電界効果トランジスタ発振回路Info
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- JPS63254814A JPS63254814A JP62088667A JP8866787A JPS63254814A JP S63254814 A JPS63254814 A JP S63254814A JP 62088667 A JP62088667 A JP 62088667A JP 8866787 A JP8866787 A JP 8866787A JP S63254814 A JPS63254814 A JP S63254814A
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- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
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- 238000010586 diagram Methods 0.000 description 6
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ（以下、ＦＥＴという）
論理回路を用いた発振回路に関し、特にソース結合型論
理回路（以下、５ＣＦＬ論理回路という）でリング発振
器を構成し、このＳ ＣＬＦ論理回路内の電流源用ＦＥ
Ｔのゲートバイアスを制御することで発振周波数を変化
させる電圧制御型発振器（ＶＣＯ）に関するものである
。
論理回路を用いた発振回路に関し、特にソース結合型論
理回路（以下、５ＣＦＬ論理回路という）でリング発振
器を構成し、このＳ ＣＬＦ論理回路内の電流源用ＦＥ
Ｔのゲートバイアスを制御することで発振周波数を変化
させる電圧制御型発振器（ＶＣＯ）に関するものである
。
ＧａＡｓは、Ｓｉに比べ電子の移動度が数倍速く、高速
動作素子に適してお夛、さらに半絶縁性基板を容易に得
ることが出来るため集積化を図る際に配線−基板間の容
量を低減出来、高速論理動作が可能である。現在Ｇ ａ
Ａ ｓ素子の集積化はンツットキー接合を用い７ｊＭ
ＥＳＦＥＴが主流であ夛、量産化を自損して各所で精力
的な研究が成されている。
動作素子に適してお夛、さらに半絶縁性基板を容易に得
ることが出来るため集積化を図る際に配線−基板間の容
量を低減出来、高速論理動作が可能である。現在Ｇ ａ
Ａ ｓ素子の集積化はンツットキー接合を用い７ｊＭ
ＥＳＦＥＴが主流であ夛、量産化を自損して各所で精力
的な研究が成されている。
しかしながら、ＧａＡｓ ＭＥ８ＦＥＴ のしきい値
電圧の制御は困難である。一般にＧａＡｓ素子を用いた
回路のスイッチング速度は、ＧａＡｓ素子のしきい値電
圧に強く依存していることから、ＧａＡｓ集積回路（以
下、集積回路ＩＣという）内に発振器を構成しても、そ
の発振周波数の制御が難かしく、このため論理回路に必
要なりロックパルスを作る発振器を内蔵し７２ＧａＡｓ
−ＩＣは開発されていないのが現状である。
電圧の制御は困難である。一般にＧａＡｓ素子を用いた
回路のスイッチング速度は、ＧａＡｓ素子のしきい値電
圧に強く依存していることから、ＧａＡｓ集積回路（以
下、集積回路ＩＣという）内に発振器を構成しても、そ
の発振周波数の制御が難かしく、このため論理回路に必
要なりロックパルスを作る発振器を内蔵し７２ＧａＡｓ
−ＩＣは開発されていないのが現状である。
しかしながら、集積回路では、論理回路は実用的に重要
な回路であ夛、ＧａＡｓ−ＩＣでもクロックパルスを全
て外部から入力したのでは実用的価値を高めるととがで
きない。特に高速コンビエータで必要とされる部分のＳ
ｉバイポーラＩＣとの互換性を考えてもＧａＡｓ−ＩＣ
内部にクロック発生部をもつ必要がある。さらに、Ｇａ
Ａｓのような高速で動作するＩＣのクロック信号は外部
で作れない場合も考えられる。
な回路であ夛、ＧａＡｓ−ＩＣでもクロックパルスを全
て外部から入力したのでは実用的価値を高めるととがで
きない。特に高速コンビエータで必要とされる部分のＳ
ｉバイポーラＩＣとの互換性を考えてもＧａＡｓ−ＩＣ
内部にクロック発生部をもつ必要がある。さらに、Ｇａ
Ａｓのような高速で動作するＩＣのクロック信号は外部
で作れない場合も考えられる。
本発明の目的はＧａＡｓ等の化合物半纏体にょるＦＥＴ
の製造時のしきい値電圧のばらつき全吸収し安定な発振
周波数を得る発振回路を提供するととにある。
の製造時のしきい値電圧のばらつき全吸収し安定な発振
周波数を得る発振回路を提供するととにある。
本発明によれば第１および第２の電界効果トランジスタ
のソース同志を＠３の電界効果トランジスタを用い比重
流源に接続しｔソース結合論理回路を複数段従属接続し
、最終段のソース結合＃ｉ理回路の出力を初段のソース
結合論理回路に負帰還せしめ、少くとも１つのソース結
合論理回路の第３の電界効果トランジスタのソース・ゲ
ート間電圧を調節することによって発振周波数を可変で
きる電界効果トランジスタ発掘回ｉｔ−得る。
のソース同志を＠３の電界効果トランジスタを用い比重
流源に接続しｔソース結合論理回路を複数段従属接続し
、最終段のソース結合＃ｉ理回路の出力を初段のソース
結合論理回路に負帰還せしめ、少くとも１つのソース結
合論理回路の第３の電界効果トランジスタのソース・ゲ
ート間電圧を調節することによって発振周波数を可変で
きる電界効果トランジスタ発掘回ｉｔ−得る。
すなわち、ＧａＡｓ等の化合物半導体を用いたＦ−ＥＴ
のしきい値電圧は製造ばらつきが大きく、そのためＩＣ
内部にクロックパルスを発生する発振回路を組み込むこ
とが不可能であった。本発明では、しきい値電圧のばら
つきをソース結合論理回路内の電流源用の電界効果トラ
ンジスタのゲート・ソース間電圧を制御することによっ
て味−スレ、しかもこの電流源用の電界効果トランジス
タのゲート・ソース間電圧のみで広い範囲にわたる発振
周波数を保証出来、出力波形のデエーテイをも安定に得
ることの出来る発振器を得ることが出来る。
のしきい値電圧は製造ばらつきが大きく、そのためＩＣ
内部にクロックパルスを発生する発振回路を組み込むこ
とが不可能であった。本発明では、しきい値電圧のばら
つきをソース結合論理回路内の電流源用の電界効果トラ
ンジスタのゲート・ソース間電圧を制御することによっ
て味−スレ、しかもこの電流源用の電界効果トランジス
タのゲート・ソース間電圧のみで広い範囲にわたる発振
周波数を保証出来、出力波形のデエーテイをも安定に得
ることの出来る発振器を得ることが出来る。
このために素子のばらつきの大きな化合物半導体のＩＣ
においても、クロック発生部ｔ−ＩＣ内部に―） ：゛・組み込むことが出来る。
においても、クロック発生部ｔ−ＩＣ内部に―） ：゛・組み込むことが出来る。
次に、本発明について図面を参照して説明する〇第１図
に本発明に用いるソース結合型論理回路の回路例である
。抵抗１ 、２Ｆｉ、それぞれ、電源端子１０１と画点
１０，１１に接続され、ショット牟−ダイオード３はア
ノード電極が第１の電源に接続されカソード電極が節点
２０に接続されている。シｌットキーダイオード４は７
ノード電極が節点２０に、カソード電極が節点１０に接
続され、節点１０の電位が電流源用ＦＥＴ９ ｔ−流れ
る電流によ）変化することを防ぐ働きをする。同様に抵
抗２に並列に接続され九ゾｌットキーダイオード５，６
は節点１１の電位変化を防ぐ働きをする。
に本発明に用いるソース結合型論理回路の回路例である
。抵抗１ 、２Ｆｉ、それぞれ、電源端子１０１と画点
１０，１１に接続され、ショット牟−ダイオード３はア
ノード電極が第１の電源に接続されカソード電極が節点
２０に接続されている。シｌットキーダイオード４は７
ノード電極が節点２０に、カソード電極が節点１０に接
続され、節点１０の電位が電流源用ＦＥＴ９ ｔ−流れ
る電流によ）変化することを防ぐ働きをする。同様に抵
抗２に並列に接続され九ゾｌットキーダイオード５，６
は節点１１の電位変化を防ぐ働きをする。
５ＣＦＬ論理回路のＦＥＴ７．８のドレイン電極はそれ
ぞれ節点１０．１１に接続されている。電流源用ＦＥＴ
９のドレイン電極は、節点１２に接続されソース電極は
節点１３に接続されている。抵抗３１は節点１３と電源
端子１０２間に接続され、’ｔｇ源用ＦＥＴ９のしきい
値電圧の製造ばらつきによる電流変動を抑える働きをす
る。
ぞれ節点１０．１１に接続されている。電流源用ＦＥＴ
９のドレイン電極は、節点１２に接続されソース電極は
節点１３に接続されている。抵抗３１は節点１３と電源
端子１０２間に接続され、’ｔｇ源用ＦＥＴ９のしきい
値電圧の製造ばらつきによる電流変動を抑える働きをす
る。
電流源ＦＥＴ９は通常ドレイン電流飽和領域で動作する
ように設計される。その時のドレイン電流Ｉｄｌ相互コ
ンダクタンスパラメータｔＫ、ｔ、きい値電圧１ ｖＴ
、ゲートバイアスおよび電源電圧、ｔＶｇおよび■
とし、ソース抵抗３１の抵抗値ｔ−Ｒ，とすると、（１
）式で表わされる。
ように設計される。その時のドレイン電流Ｉｄｌ相互コ
ンダクタンスパラメータｔＫ、ｔ、きい値電圧１ ｖＴ
、ゲートバイアスおよび電源電圧、ｔＶｇおよび■
とし、ソース抵抗３１の抵抗値ｔ−Ｒ，とすると、（１
）式で表わされる。
１ｄ＝ −（−＋ ２ （Ｖｇ−Ｖ８． □−Ｖ？）２
ｋＬｓ ｋＲ，５ （１）式はゲートバイアスＶｇに関して単調増加関数で
あるためにドレイン電流を増やそうと思えばゲートバイ
アスｖｇｔ−高くすれば良い。ソース側に抵抗３１ｔ−
入れた場合のドレイン電流’ＤＢと、入れない場合のド
レイン電流よりｘのしきい値電圧の変動に対する感度比
ηは（２）式で表わされ、例えばゲートバイアスｔ Ｖ
Ｈ２とした時、となる。感度比ηが小さい程しきい値電
圧ＵＴ変動に対して強い回路であると言える。（２）式
からソース抵抗３１の抵抗値Ｒ８を大きくすることで変
動抑制効果が上がることがわかる。
ｋＬｓ ｋＲ，５ （１）式はゲートバイアスＶｇに関して単調増加関数で
あるためにドレイン電流を増やそうと思えばゲートバイ
アスｖｇｔ−高くすれば良い。ソース側に抵抗３１ｔ−
入れた場合のドレイン電流’ＤＢと、入れない場合のド
レイン電流よりｘのしきい値電圧の変動に対する感度比
ηは（２）式で表わされ、例えばゲートバイアスｔ Ｖ
Ｈ２とした時、となる。感度比ηが小さい程しきい値電
圧ＵＴ変動に対して強い回路であると言える。（２）式
からソース抵抗３１の抵抗値Ｒ８を大きくすることで変
動抑制効果が上がることがわかる。
尚、上記動作説明で明らかなように、７目ットキーダイ
オード３，４，５．６は本ソース結合型論理回路に本質
的なものではなく、これらは省略しても同様の動作が期
待される。
オード３，４，５．６は本ソース結合型論理回路に本質
的なものではなく、これらは省略しても同様の動作が期
待される。
第２図は、本発明の電圧制御型発振器の一実施例を示す
回路図である。第１図に示した抵抗負荷型ソース結合論
理回路１１〜Ｉｎ＋１ ｔ−ｎ＋１ 段（ｎは整数で偶
数）奇数段従属接続して負帰還回路を構成することでリ
ング発振器を構成し、各段の電流源用ＦＥＴ（第１図の
ＦＥＴ９）のゲート電極はバイアス入力端子４３に接続
され発振周波数を制御する。一般にリング発振器の発振
周波数は、発振器の段数をＮとし、一段当夛のスイッチ
ングＪＪＪＩ ｔｐｄとすると（３）式で表わされる。
回路図である。第１図に示した抵抗負荷型ソース結合論
理回路１１〜Ｉｎ＋１ ｔ−ｎ＋１ 段（ｎは整数で偶
数）奇数段従属接続して負帰還回路を構成することでリ
ング発振器を構成し、各段の電流源用ＦＥＴ（第１図の
ＦＥＴ９）のゲート電極はバイアス入力端子４３に接続
され発振周波数を制御する。一般にリング発振器の発振
周波数は、発振器の段数をＮとし、一段当夛のスイッチ
ングＪＪＪＩ ｔｐｄとすると（３）式で表わされる。
スイッチング速度は（２）式で表わされる電流源ＦＥＴ
、のドレイン電訊に依存している几め、ゲートバイアス
を変化させることで発振周波数を制御出来る。
、のドレイン電訊に依存している几め、ゲートバイアス
を変化させることで発振周波数を制御出来る。
、′−万発振周波数を変えるために電流源Ｆ ｇ Ｔの
ドレイン電流を増加させると出力波形の立下シ時間が変
化してしまうために出力のデエーティが変化する。デエ
ーティ変動を最小に抑えるためにリング発振器の出力５
１．５２は入力電圧利得の高い抵抗負荷型ソース結合論
理回路５４に入力される。
ドレイン電流を増加させると出力波形の立下シ時間が変
化してしまうために出力のデエーティが変化する。デエ
ーティ変動を最小に抑えるためにリング発振器の出力５
１．５２は入力電圧利得の高い抵抗負荷型ソース結合論
理回路５４に入力される。
この結果、発振波形は整形され、デ為−ティ変動の少な
い、周波数可変のクロックが得られる。
い、周波数可変のクロックが得られる。
抵抗負荷型ソース結合論理回路５４はドレイン抵抗５５
．５６をもつＦＥＴ５８．５９のソース電極同志を電流
源としての抵抗５７に接続し、ＦＥＴ５９のドレインか
ら出力端子５３が導出されている。電源電圧は電源端子
１０１，１０２関に印加されている。
．５６をもつＦＥＴ５８．５９のソース電極同志を電流
源としての抵抗５７に接続し、ＦＥＴ５９のドレインか
ら出力端子５３が導出されている。電源電圧は電源端子
１０１，１０２関に印加されている。
〔実施例２〕
第３図は本発明の他の実施例を示す回路図である。第１
図に示し九ソース結合型論理回路を奇数段従属接続して
負帰還ループを形成したリング発振部の出力波形のデエ
ーティ変動を抑えるために、出力段としてのソース結合
型論理回路５４′の電流源にはＦＥＴ６０と抵抗６１と
を用い、これによってソース結合型論理回路５４′の入
力感度を高〔発明の効果〕 以上説明し念ように、本発明によれば、ソース結合論理
回路の電流源ＦＥＴのゲートバイアスを制御することで
リング発振器の発振周波数を制御出来、さらにソース側
に挿入され比抵抗によシ、しきい値電圧の製造ばらつき
に対しても広い範囲で発振周波数を保証出来る。さらに
出方波形のデエーティは、入力電圧利得の高い抵抗負荷
型５Ｃ−ＦＬ回路をリング発振器と接続することで変動
の少ない波形を得ることが可能となる。この結果、Ｇａ
Ａｓ ＭＥＳＦＥＴのような、しきい値電圧の製造ばら
つきの大きな素子を用いてもクロック発生部を内蔵した
ＩＣｉ作ることが可能となる。
図に示し九ソース結合型論理回路を奇数段従属接続して
負帰還ループを形成したリング発振部の出力波形のデエ
ーティ変動を抑えるために、出力段としてのソース結合
型論理回路５４′の電流源にはＦＥＴ６０と抵抗６１と
を用い、これによってソース結合型論理回路５４′の入
力感度を高〔発明の効果〕 以上説明し念ように、本発明によれば、ソース結合論理
回路の電流源ＦＥＴのゲートバイアスを制御することで
リング発振器の発振周波数を制御出来、さらにソース側
に挿入され比抵抗によシ、しきい値電圧の製造ばらつき
に対しても広い範囲で発振周波数を保証出来る。さらに
出方波形のデエーティは、入力電圧利得の高い抵抗負荷
型５Ｃ−ＦＬ回路をリング発振器と接続することで変動
の少ない波形を得ることが可能となる。この結果、Ｇａ
Ａｓ ＭＥＳＦＥＴのような、しきい値電圧の製造ばら
つきの大きな素子を用いてもクロック発生部を内蔵した
ＩＣｉ作ることが可能となる。
尚、上記実施例では奇数段のソース結合論理回路を従続
接続して負帰還ループを形成し友が、ソース結合論理回
４は正相および逆相の出力信号を出力できるので、偶数
段のソース結合論理回路を従続接続して負帰還ループを
形成することもできる。
接続して負帰還ループを形成し友が、ソース結合論理回
４は正相および逆相の出力信号を出力できるので、偶数
段のソース結合論理回路を従続接続して負帰還ループを
形成することもできる。
一’−ｃ６−実施例を説明するための回路図、第２図は
本発明の電圧制御発振器の一実施例を説明するための回
路図、第３図は本発明の電圧制御発振器の他の実施例を
説明する友めの回路図である。
本発明の電圧制御発振器の一実施例を説明するための回
路図、第３図は本発明の電圧制御発振器の他の実施例を
説明する友めの回路図である。
７．８，９．５８，５９．６０・・・・・・ＭＥ８ＦＥ
Ｔ。
Ｔ。
１．２，９，３１，５６，５５，５７．６１・・・・・
・抵抗、３，４，５．６・・・・・・ダイオード、４１
．４２・・・・・・入力端子、４３・・・・・・外部入
力端子、１０１゜１０２・・・・・・電源端子、１０，
１１，１２，１３゜２０．２１，５１．５２・・・・・
・節点、工、〜工ｎ＋１・・・・・・ソース結合態論理
回路、５４．５４’・・・・・・抵抗負荷型８ ＣＦＬ
。
・抵抗、３，４，５．６・・・・・・ダイオード、４１
．４２・・・・・・入力端子、４３・・・・・・外部入
力端子、１０１゜１０２・・・・・・電源端子、１０，
１１，１２，１３゜２０．２１，５１．５２・・・・・
・節点、工、〜工ｎ＋１・・・・・・ソース結合態論理
回路、５４．５４’・・・・・・抵抗負荷型８ ＣＦＬ
。
Claims (1)
- 第１および第２の電界効果トランジスタのソース電極同
士を第３の電界効果トランジスタを用いた電流源回路に
共通接続した増幅回路を複数段従続接続して負帰還ルー
プを構成し、もって前記第３の電界効果トランジスタの
ゲート・ソース間電圧を制御することによって発振周波
数を調節できるようにしたことを特徴とする電界効果ト
ランジスタ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088667A JPS63254814A (ja) | 1987-04-13 | 1987-04-13 | 電界効果トランジスタ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088667A JPS63254814A (ja) | 1987-04-13 | 1987-04-13 | 電界効果トランジスタ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63254814A true JPS63254814A (ja) | 1988-10-21 |
Family
ID=13949172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088667A Pending JPS63254814A (ja) | 1987-04-13 | 1987-04-13 | 電界効果トランジスタ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63254814A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301220A (ja) * | 1989-05-15 | 1990-12-13 | Nec Corp | 差動論理回路 |
| EP0651512A2 (de) * | 1993-11-03 | 1995-05-03 | Siemens Aktiengesellschaft | Inverterstufe |
| US7205855B2 (en) | 2003-05-28 | 2007-04-17 | Rohm Co., Ltd. | Oscillator that oscillates signals of a predetermined frequency |
| US7362189B2 (en) | 2004-05-28 | 2008-04-22 | Rohm Co., Ltd. | Oscillator circuit with regulated V-I output stage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169215A (ja) * | 1984-02-13 | 1985-09-02 | Matsushita Electric Ind Co Ltd | 発振器 |
-
1987
- 1987-04-13 JP JP62088667A patent/JPS63254814A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169215A (ja) * | 1984-02-13 | 1985-09-02 | Matsushita Electric Ind Co Ltd | 発振器 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301220A (ja) * | 1989-05-15 | 1990-12-13 | Nec Corp | 差動論理回路 |
| JP2546371B2 (ja) * | 1989-05-15 | 1996-10-23 | 日本電気株式会社 | 差動論理回路 |
| EP0651512A2 (de) * | 1993-11-03 | 1995-05-03 | Siemens Aktiengesellschaft | Inverterstufe |
| EP0651512B1 (de) * | 1993-11-03 | 1998-06-24 | Siemens Aktiengesellschaft | Ringoszillator |
| US7205855B2 (en) | 2003-05-28 | 2007-04-17 | Rohm Co., Ltd. | Oscillator that oscillates signals of a predetermined frequency |
| US7362189B2 (en) | 2004-05-28 | 2008-04-22 | Rohm Co., Ltd. | Oscillator circuit with regulated V-I output stage |
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