JPH02105727A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH02105727A JPH02105727A JP25841988A JP25841988A JPH02105727A JP H02105727 A JPH02105727 A JP H02105727A JP 25841988 A JP25841988 A JP 25841988A JP 25841988 A JP25841988 A JP 25841988A JP H02105727 A JPH02105727 A JP H02105727A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- converter
- circuit
- output
- differential switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 210000003127 knee Anatomy 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換器に関し、特に複数の定電流源を備
えたＤ／Ａ変換器に関する。
えたＤ／Ａ変換器に関する。
従来、この種のＤ／Ａ変換器は複数の定電流源と、この
各定電流源の出力電流をそれぞれ第一および第二の電流
出力端子のいずれか一方に供給するインバータを有する
差動スイッチ回路と、このスイッチ回路を制御するデコ
ーダ等の信号源とから構成されている。
各定電流源の出力電流をそれぞれ第一および第二の電流
出力端子のいずれか一方に供給するインバータを有する
差動スイッチ回路と、このスイッチ回路を制御するデコ
ーダ等の信号源とから構成されている。
第２図はかかる従来の一例を示すＤ／Ａ変換器の回路図
である。
である。
第２図に示すように、かかるＤ／Ａ変換器のは、ディジ
タルデータとクロックΦ０が入力されるディジタル回路
１と、クロックΦ０およびデータをデコードしてスイッ
チ制御信号Ｑ＋〜Ｑｎを作成するデコーダ２′と、ＭＯ
ＳトランジスタＭ ｌａ＋ Ｍ ｌｂ ： Ｍ ２ａ＋
Ｍ ２ｂ ： ”’ ： Ｍ Ｉｌａ＋ Ｍ ｎｂか
らなる複数組の差動スイッチ８１〜Ｓｎで構成した差動
スイッチ回路４と、スイッチ制御信号Ｑ１〜Ｑｎを反転
するインバータ５１〜５ｏと、複数の定電流源ＩＮ、〜
ＩＮ、とを有しており、定電流源ＩＮ、〜■Ｎｎの出力
電流をスイッチトランジスタを介して第一および第二の
電流出力端子１、、’Ｉ、のいずれか一方に出力してい
る。
タルデータとクロックΦ０が入力されるディジタル回路
１と、クロックΦ０およびデータをデコードしてスイッ
チ制御信号Ｑ＋〜Ｑｎを作成するデコーダ２′と、ＭＯ
ＳトランジスタＭ ｌａ＋ Ｍ ｌｂ ： Ｍ ２ａ＋
Ｍ ２ｂ ： ”’ ： Ｍ Ｉｌａ＋ Ｍ ｎｂか
らなる複数組の差動スイッチ８１〜Ｓｎで構成した差動
スイッチ回路４と、スイッチ制御信号Ｑ１〜Ｑｎを反転
するインバータ５１〜５ｏと、複数の定電流源ＩＮ、〜
ＩＮ、とを有しており、定電流源ＩＮ、〜■Ｎｎの出力
電流をスイッチトランジスタを介して第一および第二の
電流出力端子１、、’Ｉ、のいずれか一方に出力してい
る。
上述した従来のＤ／Ａ変換器は、各定電流源に接続され
る差動スイッチの入力の一方がインバータにより他方の
入力に対して逆相の入力信号を受けとるように制御して
いるが、一方の信号は他方の信号よりインバータの電播
遅延時間分だけ遅れて定電流源の差動スイッチ回路に入
力されるので、高速化を実現するときにはグリッチと呼
ばれる切換ノイズを発生しゃずいという欠点がある。
る差動スイッチの入力の一方がインバータにより他方の
入力に対して逆相の入力信号を受けとるように制御して
いるが、一方の信号は他方の信号よりインバータの電播
遅延時間分だけ遅れて定電流源の差動スイッチ回路に入
力されるので、高速化を実現するときにはグリッチと呼
ばれる切換ノイズを発生しゃずいという欠点がある。
本発明の目的は、かがる高速化および高精度な変換を実
現してもグリッチが発生しにくいＤ／Ａ変換器を提供す
ることにある。
現してもグリッチが発生しにくいＤ／Ａ変換器を提供す
ることにある。
本発明のＤ／Ａ変換器は、ディジタルデータおよびクロ
ックを入力するディジタル入力回路と、前記ディジタル
データをデコードするデコーダと、そのデコードされた
信号に基づき制御される差動スイッチ回路と、前記差動
スイッチ回路を介して第一および第二の電流出力端子に
定電流を出力する複数の定電流源とを有するＤ／Ａ変換
器において、前記デコーダによってデコードされた正相
および逆相の信号をラッチする複数組のラッチ回路を設
け、前記クロック信号から作成された正相および逆相の
ラッチ制御信号により前記ラッチ回路を制御し、そのラ
ッチ回路出力により前記差動スイッチ回路を開閉するこ
とにより、前記各定電流源の出力電流をそれぞれ前記第
一および第二の電流出力端子のいずれか一方に供給する
ように構成される。
ックを入力するディジタル入力回路と、前記ディジタル
データをデコードするデコーダと、そのデコードされた
信号に基づき制御される差動スイッチ回路と、前記差動
スイッチ回路を介して第一および第二の電流出力端子に
定電流を出力する複数の定電流源とを有するＤ／Ａ変換
器において、前記デコーダによってデコードされた正相
および逆相の信号をラッチする複数組のラッチ回路を設
け、前記クロック信号から作成された正相および逆相の
ラッチ制御信号により前記ラッチ回路を制御し、そのラ
ッチ回路出力により前記差動スイッチ回路を開閉するこ
とにより、前記各定電流源の出力電流をそれぞれ前記第
一および第二の電流出力端子のいずれか一方に供給する
ように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＤ／Ａ変換器の回路図
である。
である。
第１図に示すように、この実施例はディジタル入力デー
タおよびクロックφ０を入力するディジタル入力回路１
と、正相および逆相のラッチデータＱ ｌｏ、 Ｑ ｔ
ｏ ； −Ｑ ｎＯ： Ｑ ｎｏおよび制御信号φ。
タおよびクロックφ０を入力するディジタル入力回路１
と、正相および逆相のラッチデータＱ ｌｏ、 Ｑ ｔ
ｏ ； −Ｑ ｎＯ： Ｑ ｎｏおよび制御信号φ。
φを発生するデコーダ２と、デコード信号Ｑ＋ｏ。
Ｃ；・・・Ｑ ｎＯ； Ｑ ｎｏおよび制御信号φ、３
−によりデコード出力データをラッチするとともに、正
相および逆相のスイッチ制御信号Ｑ Ｉｆ、 Ｑ ｔｔ
： −Ｑ ｎｌ ； Ｑ ｎｔを発生する複数組のラ
ッチＬＡ、、。
−によりデコード出力データをラッチするとともに、正
相および逆相のスイッチ制御信号Ｑ Ｉｆ、 Ｑ ｔｔ
： −Ｑ ｎｌ ； Ｑ ｎｔを発生する複数組のラ
ッチＬＡ、、。
ＬＡｌｂ： ＬＡ２ａ、ＬＡ２ｂ； ”’ＬＡｆｌａＩ
ＬＡｎｂからなるラッチ回路３と、ががる正相およ
び逆相の制御信号により駆動されるＭＯＳトランジスタ
Ｍ １１１＋ Ｍ ＋ｂ ； Ｍ ２ａ＋ Ｍ ２ｂ
； ・・・： Ｍ ｌｌａ＋ Ｍ ｎｂで差動スイッチ
Ｓ、〜Ｓｎを構成した差動スイッチ回路４と、電源ＶＤ
Ｄと差動ＭＯＳトランジスタ間に接続された定電流源Ｉ
Ｎ、〜ＩＮｆｌとを有し、定電流源ＩＮ、〜ＩＮｎの各
出力電流をそれぞれ第一および第二の電流出力端子ｒ、
、Ｔｏに供給するコンバータである。
ＬＡｎｂからなるラッチ回路３と、ががる正相およ
び逆相の制御信号により駆動されるＭＯＳトランジスタ
Ｍ １１１＋ Ｍ ＋ｂ ； Ｍ ２ａ＋ Ｍ ２ｂ
； ・・・： Ｍ ｌｌａ＋ Ｍ ｎｂで差動スイッチ
Ｓ、〜Ｓｎを構成した差動スイッチ回路４と、電源ＶＤ
Ｄと差動ＭＯＳトランジスタ間に接続された定電流源Ｉ
Ｎ、〜ＩＮｆｌとを有し、定電流源ＩＮ、〜ＩＮｎの各
出力電流をそれぞれ第一および第二の電流出力端子ｒ、
、Ｔｏに供給するコンバータである。
次にかかるＤ／Ａ変換器の動作について説明する。
まず、入力される信号は、前述したように、ディジタル
データとＤ／Ａ変換の出力タイミングおよび入力タイミ
ングを制御するもとになるクロック信号とから構成され
ており、このディジタル入力信号はデコーダ２により所
望の変換が行われ、デコードされたディジタル入力信号
Ｑ＋ｏ、Ｑ＋ｏ：〜Ｑ ｎｏ ； Ｑ ｎｏおよびラッ
チ制御信号φ、Ｔがつくられる。このラッチ制御信号φ
、φは元のクロック信号φ０よりつくられ、この信号が
定電流源ＩＮ、〜ＩＮ、の差動スイッチ回路４を構成す
る各差動スイッチＳｌ〜Ｓｎへの制御信号をラッチする
。ここで、ラッチされる信号の各々Ｑ＋ｏとＱ １０
； Ｑ ２０とＱ ２０ ： 〜Ｑ ｎ Ｏと丁５は互
いに逆相の信号となっている。このラッチされる信号Ｑ
１ｏ。
データとＤ／Ａ変換の出力タイミングおよび入力タイミ
ングを制御するもとになるクロック信号とから構成され
ており、このディジタル入力信号はデコーダ２により所
望の変換が行われ、デコードされたディジタル入力信号
Ｑ＋ｏ、Ｑ＋ｏ：〜Ｑ ｎｏ ； Ｑ ｎｏおよびラッ
チ制御信号φ、Ｔがつくられる。このラッチ制御信号φ
、φは元のクロック信号φ０よりつくられ、この信号が
定電流源ＩＮ、〜ＩＮ、の差動スイッチ回路４を構成す
る各差動スイッチＳｌ〜Ｓｎへの制御信号をラッチする
。ここで、ラッチされる信号の各々Ｑ＋ｏとＱ １０
； Ｑ ２０とＱ ２０ ： 〜Ｑ ｎ Ｏと丁５は互
いに逆相の信号となっている。このラッチされる信号Ｑ
１ｏ。
Ｑ ｔｏ ： 〜Ｑ ｎｏとぐ＝は各ラッチＬＡ、、、
ＬＡｔｂ：ＬＡ２ａ、ＬＡｚｂニーＬＡｎａ、ＬＡｎｂ
からなるラッチ回路３から出力するとき、各々がスイッ
チ制御信号Ｑｒ＋、Ｑ＋＋：・・・Ｑ ｎ ｔ ；ぐＪ
になり、最後にこれらは、共通のラッチ制御信号φ、７
−によって出力タイミングが決定される。従って、差動
スイッチ回路４の制御信号の各々のペア信号Ｑ＋＋とＣ
■；〜；信号Ｑ ｎ １とＱ ｎ ｒの出力タイミング
は一致しており、差動スイッチ８１〜Ｓｎは出力ＩＯ，
Ｉ、に対して対称に動作する。尚、第一および第二の電
流出力端子■。、「１に接続されるすべての定電流源Ｉ
Ｎ、〜■Ｎｎはラッチ制御信号φ、φという１組の制御
信号によって制御されている。
ＬＡｔｂ：ＬＡ２ａ、ＬＡｚｂニーＬＡｎａ、ＬＡｎｂ
からなるラッチ回路３から出力するとき、各々がスイッ
チ制御信号Ｑｒ＋、Ｑ＋＋：・・・Ｑ ｎ ｔ ；ぐＪ
になり、最後にこれらは、共通のラッチ制御信号φ、７
−によって出力タイミングが決定される。従って、差動
スイッチ回路４の制御信号の各々のペア信号Ｑ＋＋とＣ
■；〜；信号Ｑ ｎ １とＱ ｎ ｒの出力タイミング
は一致しており、差動スイッチ８１〜Ｓｎは出力ＩＯ，
Ｉ、に対して対称に動作する。尚、第一および第二の電
流出力端子■。、「１に接続されるすべての定電流源Ｉ
Ｎ、〜■Ｎｎはラッチ制御信号φ、φという１組の制御
信号によって制御されている。
このように、本実施例によれば、差動スイッチ回路４を
駆動するにあたり、ラッチ回路３とクロックφ、φを用
いているので正相および逆相のスイッチ制御信号Ｑ Ｉ
Ｉ＋ Ｑ ＋＋ ； Ｑ２＋、丁■；・・・Ｑ ｎ ｒ
とｑ５にインバータ等によるタイミング差が発生せず、
したがって差動スイッチの切換えにあたって生ずるノイ
ズ（グリッチ）が発生しない。
駆動するにあたり、ラッチ回路３とクロックφ、φを用
いているので正相および逆相のスイッチ制御信号Ｑ Ｉ
Ｉ＋ Ｑ ＋＋ ； Ｑ２＋、丁■；・・・Ｑ ｎ ｒ
とｑ５にインバータ等によるタイミング差が発生せず、
したがって差動スイッチの切換えにあたって生ずるノイ
ズ（グリッチ）が発生しない。
尚、上述した実施例のほかに、本発明はＲ２Ｈはしご形
抵抗回路網を用いたＤ／Ａ変換器の差動スイッチとして
も用いることができる。
抵抗回路網を用いたＤ／Ａ変換器の差動スイッチとして
も用いることができる。
以上説明したように、本発明のＤ／Ａ変換器は、出力端
子に接続されな差動スイッチ回路の前にラッチ回路の前
にラッチ回路を設けることにより、ディジタル入力デー
タの変化にともなってあられれる内部でのタイミングの
ずれを無くすことができるので、高速および高密度なり
／Ａ変換を行なうときに問題となる切換ノイズ（グリッ
チ）の発生をきわめて小さくすることができるという効
果がある。
子に接続されな差動スイッチ回路の前にラッチ回路の前
にラッチ回路を設けることにより、ディジタル入力デー
タの変化にともなってあられれる内部でのタイミングの
ずれを無くすことができるので、高速および高密度なり
／Ａ変換を行なうときに問題となる切換ノイズ（グリッ
チ）の発生をきわめて小さくすることができるという効
果がある。
第１図は本発明の一実施例を示すＤ／Ａ変換器の回路図
、第２図は従来の一例を示すＤ／Ａ変換器の回路図であ
る。 １・・・ディジタル入力回路、２・・・デコーダ、３・
・・ラッチ回路、４・・・差動スイッチ回路、Φ０・・
・クロック、Ｑ ＩＯ＋ Ｑ ｌｏ＋ 〜Ｑ ｎＯ＋
Ｑ ｎＯ”’デコードされたデイタル人カテータ、φ、
φ・・・ラッチ制御信号、Ｌ Ａ ＋−，Ｌ Ａ ＋ｂ
〜ＬＡ、、、 Ｌ Ａｎｂ−ラッチ、Ｑ＋＋、Ｑ＋＋、
〜Ｑ＋＋＋、Ｑｎｌ”’スイッチ制御信号、Ｓｌ〜Ｓ
、−・・差動スイッチ、Ｍ Ｉ ＆ ｒ Ｍ Ｉ ｂ”
” Ｍ ｎ ａ ＋Ｍｎｂ・・・ＭＯＳトランジスタ、
ＩＮ、〜ＩＮＩ、・・・定電流源、１．、Ｉ、・・・電
流出力端子、ＶＤＤ・・・定電流源の電源電圧。
、第２図は従来の一例を示すＤ／Ａ変換器の回路図であ
る。 １・・・ディジタル入力回路、２・・・デコーダ、３・
・・ラッチ回路、４・・・差動スイッチ回路、Φ０・・
・クロック、Ｑ ＩＯ＋ Ｑ ｌｏ＋ 〜Ｑ ｎＯ＋
Ｑ ｎＯ”’デコードされたデイタル人カテータ、φ、
φ・・・ラッチ制御信号、Ｌ Ａ ＋−，Ｌ Ａ ＋ｂ
〜ＬＡ、、、 Ｌ Ａｎｂ−ラッチ、Ｑ＋＋、Ｑ＋＋、
〜Ｑ＋＋＋、Ｑｎｌ”’スイッチ制御信号、Ｓｌ〜Ｓ
、−・・差動スイッチ、Ｍ Ｉ ＆ ｒ Ｍ Ｉ ｂ”
” Ｍ ｎ ａ ＋Ｍｎｂ・・・ＭＯＳトランジスタ、
ＩＮ、〜ＩＮＩ、・・・定電流源、１．、Ｉ、・・・電
流出力端子、ＶＤＤ・・・定電流源の電源電圧。
Claims (1)
- ディジタルデータおよびクロックを入力するディジタル
入力回路と、前記ディジタルデータをデコードするデコ
ーダと、そのデコードされた信号に基づき制御される差
動スイッチ回路と、前記差動スイッチ回路を介して第一
および第二の電流出力端子に定電流を出力する複数の定
電流源とを有するＤ／Ａ変換器において、前記デコーダ
によつてデコードされた正相および逆相の信号をラッチ
する複数組のラッチ回路を設け、前記クロック信号から
作成された正相および逆相のラッチ制御信号により前記
ラッチ回路を制御し、そのラッチ回路出力により前記差
動スイッチ回路を開閉することにより、前記各定電流源
の出力電流をそれぞれ前記第一および第二の電流出力端
子のいずれか一方に供給することを特徴とするＤ／Ａ変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841988A JPH02105727A (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841988A JPH02105727A (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105727A true JPH02105727A (ja) | 1990-04-18 |
Family
ID=17319961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25841988A Pending JPH02105727A (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454020A (ja) * | 1990-06-22 | 1992-02-21 | Fujitsu Ltd | ディジタル・アナログコンバータ |
| US5689258A (en) * | 1994-11-18 | 1997-11-18 | Mitsubishi Denki Kabushiki Kaisha | Multiple current digital-analog converter capable of reducing output glitch |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256228A (ja) * | 1984-06-01 | 1985-12-17 | Hitachi Ltd | デイジタル・アナログ変換器 |
| JPS61281714A (ja) * | 1985-06-07 | 1986-12-12 | Rohm Co Ltd | アナログスイツチ制御回路 |
| JPS6348917A (ja) * | 1986-08-19 | 1988-03-01 | Nippon Telegr & Teleph Corp <Ntt> | デジタル・アナログ変換器 |
-
1988
- 1988-10-14 JP JP25841988A patent/JPH02105727A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60256228A (ja) * | 1984-06-01 | 1985-12-17 | Hitachi Ltd | デイジタル・アナログ変換器 |
| JPS61281714A (ja) * | 1985-06-07 | 1986-12-12 | Rohm Co Ltd | アナログスイツチ制御回路 |
| JPS6348917A (ja) * | 1986-08-19 | 1988-03-01 | Nippon Telegr & Teleph Corp <Ntt> | デジタル・アナログ変換器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454020A (ja) * | 1990-06-22 | 1992-02-21 | Fujitsu Ltd | ディジタル・アナログコンバータ |
| US5689258A (en) * | 1994-11-18 | 1997-11-18 | Mitsubishi Denki Kabushiki Kaisha | Multiple current digital-analog converter capable of reducing output glitch |
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