JPS5979324A - コンピユ−タの消費電力低減回路 - Google Patents
コンピユ−タの消費電力低減回路Info
- Publication number
- JPS5979324A JPS5979324A JP57189454A JP18945482A JPS5979324A JP S5979324 A JPS5979324 A JP S5979324A JP 57189454 A JP57189454 A JP 57189454A JP 18945482 A JP18945482 A JP 18945482A JP S5979324 A JPS5979324 A JP S5979324A
- Authority
- JP
- Japan
- Prior art keywords
- key
- mode
- input
- keyboard
- power consumption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明【よ、コンピュータ、特に電池を電源とするキー
ボード入力式マイクロコンピュータの消費電力低減回路
に関するものである。
ボード入力式マイクロコンピュータの消費電力低減回路
に関するものである。
背頻技ｉ’ｔｊ
例え！ま小型卓上コンピュータ等の小容量電池を電源と
するコンピュータでは、Ｎ池を有効利用づる必要がある
。そこで、電源スィッチの切り忘れによる電力消費を防
止するため、タイマを用い所定時間にわたりキー人力が
与えられないときには電源回路を遮断するという構成を
採ったものもある。
するコンピュータでは、Ｎ池を有効利用づる必要がある
。そこで、電源スィッチの切り忘れによる電力消費を防
止するため、タイマを用い所定時間にわたりキー人力が
与えられないときには電源回路を遮断するという構成を
採ったものもある。
しかしながら、この構成においても電力消費を最小限に
している訳ではない。ゴなわら、キー人力持機中はコン
ピュータは何んら演算を行なっていないにもかかわらず
、タイマの設定時限内であれば作動モードになっており
、この間はかなり大きな電力が８！１黄される。
している訳ではない。ゴなわら、キー人力持機中はコン
ピュータは何んら演算を行なっていないにもかかわらず
、タイマの設定時限内であれば作動モードになっており
、この間はかなり大きな電力が８！１黄される。
従って、なお一層の対策が必要になっているが、近年、
１チツプのｔ−ｓｒで構成されたマイクロコンピータの
中央演算処理装置く以下、Ｃｌ：） Ｕと記す。）では
、待機状態での消費電力を１・げるために例えばμＰＤ
７８ＣＯ６（ＮＥＣＩＩＦ’品）のようにスタンバイ機
能を備えたものがｌ？Ｖ！発されている。
１チツプのｔ−ｓｒで構成されたマイクロコンピータの
中央演算処理装置く以下、Ｃｌ：） Ｕと記す。）では
、待機状態での消費電力を１・げるために例えばμＰＤ
７８ＣＯ６（ＮＥＣＩＩＦ’品）のようにスタンバイ機
能を備えたものがｌ？Ｖ！発されている。
上記スタンバイ機能を実理させる待機モードとしでは、
ＨＡ Ｌ Ｔ−［ニードと５ＴＯＰモードの−丁ｇｉ類
があり、いずれもＣＰＵの命令実行動作を停止させるも
のである。
ＨＡ Ｌ Ｔ−［ニードと５ＴＯＰモードの−丁ｇｉ類
があり、いずれもＣＰＵの命令実行動作を停止させるも
のである。
しかしながら、キーボードから直接入力を受けつけるキ
ーホード入力式コンピュータでは、キーボード使用中は
、キー人力が間欠的に入って来ても受は入れられるよう
にｃＰＵは動作状態を維持しており、かなり長時間にわ
たりキー人力が途切れる場合にのめスタンバイ機能を働
がゼるような構成になっＣいた。そのため、キー人力持
ち時におりる電力消費が問題となっていた。
ーホード入力式コンピュータでは、キーボード使用中は
、キー人力が間欠的に入って来ても受は入れられるよう
にｃＰＵは動作状態を維持しており、かなり長時間にわ
たりキー人力が途切れる場合にのめスタンバイ機能を働
がゼるような構成になっＣいた。そのため、キー人力持
ち時におりる電力消費が問題となっていた。
発明の開示
本発明の目的は上記問題点を解消し、コンピュータの電
力消費を一層低減し得る回路を提供するムのひｄ）る。
力消費を一層低減し得る回路を提供するムのひｄ）る。
上記の目的を達成するために、本発明では前記スタンバ
イ機能を備えたｃＰＵを用い、このｃＰＵのキー人力持
ち時には常にスタンバイ機能を働か…るにうに回路を構
成している。すなわち、キー人力ボートに人力が与えら
れない時には待機モード（ト（Δし１−モード又は５Ｔ
ＯＰモード）とし、キー人力が与えられた時にキー人力
信号によって待機モードを解除するように回路を構成し
、キー人力持ち時における電力消費の低減を図っている
。
イ機能を備えたｃＰＵを用い、このｃＰＵのキー人力持
ち時には常にスタンバイ機能を働か…るにうに回路を構
成している。すなわち、キー人力ボートに人力が与えら
れない時には待機モード（ト（Δし１−モード又は５Ｔ
ＯＰモード）とし、キー人力が与えられた時にキー人力
信号によって待機モードを解除するように回路を構成し
、キー人力持ち時における電力消費の低減を図っている
。
発明を実施するための最良の形態
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の回路構成を示したブロック
図である。図において、１は待機モードを有する中央演
算処理装置（ＣＰＵ）、２はＣＰＬｌｌの入力ポートに
キー人力を与えるキーボード、３はｃｐｕｉの待機モー
ド解除入力ボートに待機モード解除信号を与える回路＜
ＯＲゲート）、４はＣＰｔＪｌと主記憶装置や出力装置
（図示せず）を接続づるためのバスである。
図である。図において、１は待機モードを有する中央演
算処理装置（ＣＰＵ）、２はＣＰＬｌｌの入力ポートに
キー人力を与えるキーボード、３はｃｐｕｉの待機モー
ド解除入力ボートに待機モード解除信号を与える回路＜
ＯＲゲート）、４はＣＰｔＪｌと主記憶装置や出力装置
（図示せず）を接続づるためのバスである。
このように構成することにより、キーボード使用時にお
いて、ＣＰＵ１がキー人力待ち時には常に自ら特機モー
ドとなるようにし、キーが押され入力ポートに入りされ
る時にはキー人力信号を用いて、以下に述べる動作によ
り待機モードを解除し、通常の動作状態に戻すことがで
きる。
いて、ＣＰＵ１がキー人力待ち時には常に自ら特機モー
ドとなるようにし、キーが押され入力ポートに入りされ
る時にはキー人力信号を用いて、以下に述べる動作によ
り待機モードを解除し、通常の動作状態に戻すことがで
きる。
（１）待機モードとしてＨＡＬＴモードを用いる場合：
１−Ｉ Ａ Ｌ Ｔ’モードの解除は、通常、割り込み
によって行われる。
によって行われる。
従って、持凶モード解除へカボートは、割り込み要求信
号入力ボート（ＩＮ王）であればよく、割り込み要求信
号は、キーボード２の出力がｃＰＵｌの入力ポートに与
えられるとき、そのキーボード出力からＯＲゲート３を
介して作られ、ＨＡＬ丁モード解除入カとなり、特機モ
ードにあっ１ｃＣＰＵ １が命令実行動作に入る。
号入力ボート（ＩＮ王）であればよく、割り込み要求信
号は、キーボード２の出力がｃＰＵｌの入力ポートに与
えられるとき、そのキーボード出力からＯＲゲート３を
介して作られ、ＨＡＬ丁モード解除入カとなり、特機モ
ードにあっ１ｃＣＰＵ １が命令実行動作に入る。
（２）待機モードとして５ＴＯＰモードを用いる場合：
ｓ −ｒ ｏ ｐモードの解除は、ＲＥ Ｌ （Ｒｅｌ
ｅａｓｅ３ ｔｏｐ Ｍ ｏｄθ）入力をハイに上げ
ることによって行われる。従って、待機モード解除入力
ボートは、ＲＥＬ入カボートであればよい。ＲＥＬ入カ
ポ−１へはｓ ’ｒ ｏ ｐモードを持っｃＰＵには必
ず備えられている入カポ−１〜であり、そこへＲＥＬ入
力を与えればよい。ＲＥ’Ｌ入力は、キーボード２の出
ノＪがＣＰＵ １の入カポ−［・に与えられるときその
キーボード出力からＯＲゲート３を介して作られ、５Ｔ
ＯＰモード解除入力となり、待機モードにあったＣＰＵ
１が命令実行動作に入る。
ｅａｓｅ３ ｔｏｐ Ｍ ｏｄθ）入力をハイに上げ
ることによって行われる。従って、待機モード解除入力
ボートは、ＲＥＬ入カボートであればよい。ＲＥＬ入カ
ポ−１へはｓ ’ｒ ｏ ｐモードを持っｃＰＵには必
ず備えられている入カポ−１〜であり、そこへＲＥＬ入
力を与えればよい。ＲＥ’Ｌ入力は、キーボード２の出
ノＪがＣＰＵ １の入カポ−［・に与えられるときその
キーボード出力からＯＲゲート３を介して作られ、５Ｔ
ＯＰモード解除入力となり、待機モードにあったＣＰＵ
１が命令実行動作に入る。
上記（１）及び〈２）のいずれの場合に於ても、キー人
力が与えられて一連の処理を終え、キー人力持ち時にな
った時、キー人力がなければ上述のようにＣＰＵは待機
モードとなる。
力が与えられて一連の処理を終え、キー人力持ち時にな
った時、キー人力がなければ上述のようにＣＰＵは待機
モードとなる。
なお、）ＩＡＬＴモードはＣＰｔ、ＩのＲ振器、タイマ
等が動作しているのに対し、８ＴＯＰモードはこれらも
停止づる。そのため、消ｖＲ電力は１−ＩＡＬＴモード
では約１１５までの低下であるのに対して、Ｓ Ｔ Ｏ
Ｐ モートチＧｔ約１／１００００まで低下する。更に
、メモリもアクセスされることがないので、メモリ自身
の消費ミノｊもアクセス時に比べて、Ｃ−ＭＯＳメモリ
で１／１００００．ｎ −ＭＯＳメモリで１／１０程度
まで低下する。
等が動作しているのに対し、８ＴＯＰモードはこれらも
停止づる。そのため、消ｖＲ電力は１−ＩＡＬＴモード
では約１１５までの低下であるのに対して、Ｓ Ｔ Ｏ
Ｐ モートチＧｔ約１／１００００まで低下する。更に
、メモリもアクセスされることがないので、メモリ自身
の消費ミノｊもアクセス時に比べて、Ｃ−ＭＯＳメモリ
で１／１００００．ｎ −ＭＯＳメモリで１／１０程度
まで低下する。
以上説明したように、本発明によれば、ｃＰＵはキー人
力があると待機状態が解除されて動作状態となり、かつ
、メモリをアクセスづるが、一連の処理を終え、キー人
力持ち状態から持ｍＲに入ると、ＣＰＵのミノｊは激減
し、更にメモリもアクセスされることはなく、メモリ自
身の消費電力も激減するので、全システムとして大幅な
低消費電力化が実現できる。
力があると待機状態が解除されて動作状態となり、かつ
、メモリをアクセスづるが、一連の処理を終え、キー人
力持ち状態から持ｍＲに入ると、ＣＰＵのミノｊは激減
し、更にメモリもアクセスされることはなく、メモリ自
身の消費電力も激減するので、全システムとして大幅な
低消費電力化が実現できる。
第１図は本発明の一実施例の回路を示すブロック図であ
る。 １・・・・・・ＣＰＵ、 ２・・・・・・キーボード、 ３・・・・・・待機モード解除信号を与える回路（ＯＲ
ゲート）、 ４・・・・・・バス。 出願人 新日本電気株式会社 代理人 弁理士 増田竹夫 第 １図 −１１′ｌ
る。 １・・・・・・ＣＰＵ、 ２・・・・・・キーボード、 ３・・・・・・待機モード解除信号を与える回路（ＯＲ
ゲート）、 ４・・・・・・バス。 出願人 新日本電気株式会社 代理人 弁理士 増田竹夫 第 １図 −１１′ｌ
Claims (1)
- １、キー人力に応じて演算処理を行ない、キー人力持ら
時（、！特例モードとなる中央演算処理装置と、上記中
央’ｆｌＪ拌処理装置の入力ボートにキー人ツノを！ｊ
えるキーボードと、上記キー人力発生時にそのキー人力
に応じて待機モード解除信号を発生し、上記中央演算処
理装置の待機モード解除入力端子にこの待機モード解除
信号を与える回路を備えたことを特徴とするコンピュー
タの消費電力低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189454A JPS5979324A (ja) | 1982-10-28 | 1982-10-28 | コンピユ−タの消費電力低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189454A JPS5979324A (ja) | 1982-10-28 | 1982-10-28 | コンピユ−タの消費電力低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979324A true JPS5979324A (ja) | 1984-05-08 |
Family
ID=16241519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189454A Pending JPS5979324A (ja) | 1982-10-28 | 1982-10-28 | コンピユ−タの消費電力低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979324A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118021A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | デ−タ処理装置 |
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
| JPH11136858A (ja) * | 1997-10-28 | 1999-05-21 | Konica Corp | 省電力モードを有する機器の電源装置、省電力制御装置及び画像形成装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152020A (en) * | 1980-04-23 | 1981-11-25 | Toshiba Corp | Arithmetic processor |
-
1982
- 1982-10-28 JP JP57189454A patent/JPS5979324A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152020A (en) * | 1980-04-23 | 1981-11-25 | Toshiba Corp | Arithmetic processor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118021A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | デ−タ処理装置 |
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
| JPH11136858A (ja) * | 1997-10-28 | 1999-05-21 | Konica Corp | 省電力モードを有する機器の電源装置、省電力制御装置及び画像形成装置 |
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