JPH0553677A - 発振回路 - Google Patents
発振回路Info
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- JPH0553677A JPH0553677A JP3212540A JP21254091A JPH0553677A JP H0553677 A JPH0553677 A JP H0553677A JP 3212540 A JP3212540 A JP 3212540A JP 21254091 A JP21254091 A JP 21254091A JP H0553677 A JPH0553677 A JP H0553677A
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- Japan
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- circuit
- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manipulation Of Pulses (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】マイクロコンピュータに内蔵される低消費電力
動作用の低周波発振回路の耐ノイズ性能を向上させる。 【構成】高周波数のクロック発生回路２を備える。クロ
ックにより低周波信号をシフトするシフトレジスタ３を
備える。低周波信号とシフトレジスタの出力との論理積
回路５を備える。低周波信号とシフトレジスタの出力と
の論理和回路４を備える。論理積回路５および論理和回
路４の出力によりセットおびリセットされるフリップフ
ロップ回路６を備える。
動作用の低周波発振回路の耐ノイズ性能を向上させる。 【構成】高周波数のクロック発生回路２を備える。クロ
ックにより低周波信号をシフトするシフトレジスタ３を
備える。低周波信号とシフトレジスタの出力との論理積
回路５を備える。低周波信号とシフトレジスタの出力と
の論理和回路４を備える。論理積回路５および論理和回
路４の出力によりセットおびリセットされるフリップフ
ロップ回路６を備える。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特にマ
イクロコンピュータ等の半導体集積回路に内蔵される発
振回路に関する。
イクロコンピュータ等の半導体集積回路に内蔵される発
振回路に関する。
【０００２】
【従来の技術】近年、プログラム格納用のリードオンメ
モリや、データ記憶用のランダムアクセスメモリや、タ
イマカウンタやシリアルインタフェース等の周辺機能を
内蔵したシングルチップマイクロコンピュータ（以下マ
イコン）においては、高速動作と時計機能等の低消費電
力動作との両方の性能が要求されてきている。すなわ
ち、高速動作を実現するための数ＭＨｚ以上の高周波の
クロックを得るための発振回路と、低消費電力での動作
を実現するための数十ＫＨｚ程度のクロックを得るため
の発振回路との両方をマイコンに内蔵しているのが一般
的である。
モリや、データ記憶用のランダムアクセスメモリや、タ
イマカウンタやシリアルインタフェース等の周辺機能を
内蔵したシングルチップマイクロコンピュータ（以下マ
イコン）においては、高速動作と時計機能等の低消費電
力動作との両方の性能が要求されてきている。すなわ
ち、高速動作を実現するための数ＭＨｚ以上の高周波の
クロックを得るための発振回路と、低消費電力での動作
を実現するための数十ＫＨｚ程度のクロックを得るため
の発振回路との両方をマイコンに内蔵しているのが一般
的である。
【０００３】以上の要求は、たとえば、使用中の電源が
何等かの理由で遮断された後、バックアップ用のバッテ
リによる時計カウント動作の継続等の機能を必要とする
ような応用では非常に重要である。また、バッテリでの
動作のため、マイコンとしては、たとえば２Ｖ程度の低
電圧での同時に要求され、結果として幅広い電源電圧範
囲での動作も要求されている。
何等かの理由で遮断された後、バックアップ用のバッテ
リによる時計カウント動作の継続等の機能を必要とする
ような応用では非常に重要である。また、バッテリでの
動作のため、マイコンとしては、たとえば２Ｖ程度の低
電圧での同時に要求され、結果として幅広い電源電圧範
囲での動作も要求されている。
【０００４】このとき、通常は、数ＭＨｚ以上のクロッ
ク用の発振回路は、低消費電力化のため、動作を停止さ
せる。
ク用の発振回路は、低消費電力化のため、動作を停止さ
せる。
【０００５】従来の発振回路である数十ＫＨｚ程度のク
ロック用の低周波発振回路１は、図７に示すように、帰
還抵抗Ｒ１１と、これに並列に接続されるインバータＩ
１１と、端子Ｔ１１，Ｔ１２を介して接続される水晶振
動子１１とを備えて構成されていた。
ロック用の低周波発振回路１は、図７に示すように、帰
還抵抗Ｒ１１と、これに並列に接続されるインバータＩ
１１と、端子Ｔ１１，Ｔ１２を介して接続される水晶振
動子１１とを備えて構成されていた。
【０００６】通常、帰還抵抗Ｒ１１は、５〜１０ＭΩの
高インピーダンスであり、また、インバータＩ１１もド
ライブ能力が小さくなるように設計されており、低消費
電力での発振動作が実現できるように構成されている。
高インピーダンスであり、また、インバータＩ１１もド
ライブ能力が小さくなるように設計されており、低消費
電力での発振動作が実現できるように構成されている。
【０００７】図８（Ａ）は外来の電磁的ノイズがない場
合の端子Ｔ１１における発振波形を示す。また、図８
（Ｂ）はあるタイミングで到来した外来の電磁的ノイズ
が重畳している場合の発振波形を示す。図８（Ｃ）は発
振波形に電磁的ノイズが重畳したときのインバータＩ１
１の出力信号を示す。これらの電磁的ノイズは、たとえ
ば、マイコン自身が高速動作を行なっているときに発生
するものである。
合の端子Ｔ１１における発振波形を示す。また、図８
（Ｂ）はあるタイミングで到来した外来の電磁的ノイズ
が重畳している場合の発振波形を示す。図８（Ｃ）は発
振波形に電磁的ノイズが重畳したときのインバータＩ１
１の出力信号を示す。これらの電磁的ノイズは、たとえ
ば、マイコン自身が高速動作を行なっているときに発生
するものである。
【０００８】具体的に、発振周波数を３２ＫＨｚとした
場合には、インバータＩ１１の出力には３μＳ程度の幅
のひげ状パルスが発生する。さらに、図８（Ｂ）は、ノ
イズにより端子Ｔ１１における電位が一瞬持上り、その
点から再び発振が継続されているということも示してい
る。この場合、元どおりの発振動作に復旧するには、帰
還抵抗Ｒ１１と端子Ｔ１１の浮遊容量（図示せず）で決
まる時定数による指数関数曲線にしたがうことになる。
場合には、インバータＩ１１の出力には３μＳ程度の幅
のひげ状パルスが発生する。さらに、図８（Ｂ）は、ノ
イズにより端子Ｔ１１における電位が一瞬持上り、その
点から再び発振が継続されているということも示してい
る。この場合、元どおりの発振動作に復旧するには、帰
還抵抗Ｒ１１と端子Ｔ１１の浮遊容量（図示せず）で決
まる時定数による指数関数曲線にしたがうことになる。
【０００９】たとえば、この出力信号を時計用の計数ク
ロックとして使用している場合に、インバータＩ１１の
出力信号に数μＳのひげ状パルスが発生すると、時計が
異常に進んでしまうというような問題点が発生するとい
うものであった。
ロックとして使用している場合に、インバータＩ１１の
出力信号に数μＳのひげ状パルスが発生すると、時計が
異常に進んでしまうというような問題点が発生するとい
うものであった。
【００１０】
【発明が解決しようとする課題】上述した従来の発振回
路は、インバータの入力インピーダンスがほぼ５〜１０
ＭΩの帰還抵抗で決定されるため、外来の電磁的ノイズ
の影響を非常に受け易いという欠点があった。また、イ
ンバータの出力信号を時計用の計数クロックとして使用
している場合に、電磁的ノイズにより数μＳのひげ状パ
ルスが発生すると、時計が異常に進んでしまうという問
題点があった。
路は、インバータの入力インピーダンスがほぼ５〜１０
ＭΩの帰還抵抗で決定されるため、外来の電磁的ノイズ
の影響を非常に受け易いという欠点があった。また、イ
ンバータの出力信号を時計用の計数クロックとして使用
している場合に、電磁的ノイズにより数μＳのひげ状パ
ルスが発生すると、時計が異常に進んでしまうという問
題点があった。
【００１１】
【課題を解決するための手段】本発明の発振回路は、第
一の周波数の発振信号を出力する発振器と、前記第一の
発振周波数より高い第二の周波数の第一のクロック信号
を生成する第一のクロック発生回路と、前記第一のクロ
ック信号に同期して前記発振信号を順次シフトする複数
のシフト段数のシフトレジスタと、前記発振信号と前記
シフトレジスタの出力端子からの出力との論理積演算を
行なう論理積回路と、前記発振信号と前記シフトレジス
タの出力との論理和演算を行なう論理和回路と、前記論
理積回路および前記論理和回路の出力によりセットおよ
びリセットされるフリップフロップ回路とを備えて構成
されている。
一の周波数の発振信号を出力する発振器と、前記第一の
発振周波数より高い第二の周波数の第一のクロック信号
を生成する第一のクロック発生回路と、前記第一のクロ
ック信号に同期して前記発振信号を順次シフトする複数
のシフト段数のシフトレジスタと、前記発振信号と前記
シフトレジスタの出力端子からの出力との論理積演算を
行なう論理積回路と、前記発振信号と前記シフトレジス
タの出力との論理和演算を行なう論理和回路と、前記論
理積回路および前記論理和回路の出力によりセットおよ
びリセットされるフリップフロップ回路とを備えて構成
されている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の発振回路の第一の実施例を
示すブロック図である。
示すブロック図である。
【００１４】本実施例の発振回路は、図１に示すよう
に、従来例と同様の低周波発振回路１と、高周波のクロ
ックを発生するクロック発生回路２と、シフト段を構成
する４個のＤフリップフロップＦ３１〜Ｆ３４からなる
シフトレジスタ３と、シフトレジスタ３の出力と低周波
発振回路１の出力との論理和を演算するオア回路４と、
シフトレジスタ３の出力と低周波発振回路１出力との論
理積を演算するアンド回路５と、アンド回路５でセット
されオア回路４でリセットされるＲＳフリップフロップ
６とを備えて構成されている。
に、従来例と同様の低周波発振回路１と、高周波のクロ
ックを発生するクロック発生回路２と、シフト段を構成
する４個のＤフリップフロップＦ３１〜Ｆ３４からなる
シフトレジスタ３と、シフトレジスタ３の出力と低周波
発振回路１の出力との論理和を演算するオア回路４と、
シフトレジスタ３の出力と低周波発振回路１出力との論
理積を演算するアンド回路５と、アンド回路５でセット
されオア回路４でリセットされるＲＳフリップフロップ
６とを備えて構成されている。
【００１５】低周波発振回路１は、帰還抵抗Ｒ１１と、
これに並列に接続されるインバータＩ１１と、端子Ｔ１
１，Ｔ１２を介して接続される水晶振動子１１とを備え
て構成されている。
これに並列に接続されるインバータＩ１１と、端子Ｔ１
１，Ｔ１２を介して接続される水晶振動子１１とを備え
て構成されている。
【００１６】クロック発生回路２は、帰還抵抗Ｒ２１
と、これに並列に接続されるインバータＩ２１と、端子
Ｔ２１，Ｔ２２を介して接続される水晶振動子２１と、
１／１６の分周回路２２とを備えて構成されている。
と、これに並列に接続されるインバータＩ２１と、端子
Ｔ２１，Ｔ２２を介して接続される水晶振動子２１と、
１／１６の分周回路２２とを備えて構成されている。
【００１７】帰還抵抗Ｒ２１は、通常、通常１ＭΩ程度
である。また、端子Ｔ２１の入力インピーダンスは、そ
れほど高くはなく外来の電磁的ノイズの影響は殆どな
い。インバータＩ２１の出力は、マイコンの命令処理動
作等のクロックとして使用される。
である。また、端子Ｔ２１の入力インピーダンスは、そ
れほど高くはなく外来の電磁的ノイズの影響は殆どな
い。インバータＩ２１の出力は、マイコンの命令処理動
作等のクロックとして使用される。
【００１８】次に、本実施例の動作について説明する。
【００１９】図２は、図１で示す本実施例の回路のタイ
ムチャ―トである。
ムチャ―トである。
【００２０】いま、水晶振動子２１を４ＭＨｚの発振子
と仮定すると、インバータＩ２１の出力周波数は４ＭＨ
ｚとなる。分周回路２２は、この発振周波数を１／１６
に分周して２５０ＫＨｚのクロック信号ｂを生成する。
このクロック信号ｂは、シフトレジスタ３のＤフリップ
フロップＦ３１〜Ｆ３４に供給される。低周波発振回路
１のインバータＩ１１の出力ａは、Ｄフリップフロップ
Ｆ３１〜Ｆ３４によりこのクロックｂごとにシフトされ
る。ＤフリップフロップＦ３４のすなわちシフトレジス
タ３の出力ｃと、低周波発振回路１のインバータＩ１１
の出力ａとはオア回路４とアンド回路５とに入力され、
それぞれ、論理和および論理積演算される。オア回路４
の出力は反転されて（このためのインバータは図示を省
略）信号ｄとしてＲＳフリップフロップ６をリセット
し、アンド回路５の出力ｅはＲＳフリップフロップ６を
セットして出力信号ｆを得る。
と仮定すると、インバータＩ２１の出力周波数は４ＭＨ
ｚとなる。分周回路２２は、この発振周波数を１／１６
に分周して２５０ＫＨｚのクロック信号ｂを生成する。
このクロック信号ｂは、シフトレジスタ３のＤフリップ
フロップＦ３１〜Ｆ３４に供給される。低周波発振回路
１のインバータＩ１１の出力ａは、Ｄフリップフロップ
Ｆ３１〜Ｆ３４によりこのクロックｂごとにシフトされ
る。ＤフリップフロップＦ３４のすなわちシフトレジス
タ３の出力ｃと、低周波発振回路１のインバータＩ１１
の出力ａとはオア回路４とアンド回路５とに入力され、
それぞれ、論理和および論理積演算される。オア回路４
の出力は反転されて（このためのインバータは図示を省
略）信号ｄとしてＲＳフリップフロップ６をリセット
し、アンド回路５の出力ｅはＲＳフリップフロップ６を
セットして出力信号ｆを得る。
【００２１】シフトレジスタ３の出力ｃは、インバータ
Ｉ１１の出力ａをクロックｂの４クロック分シフトした
ものである。オア回路４の出力ｄはインバータＩ１１の
出力ａとシフトレジスタ３の出力ｃとの両者共ロウレベ
ルのときロウレベルを出力する。アンド回路５の出力ｅ
はインバータＩ１１の出力ａとシフトレジスタ３の出力
ｃとの両者共ハイレベルのときハイレベルを出力する。
ＲＳフリップフロップ６は、したがって、アンド回路５
の出力ｅがハイレベルのときセットされ、オア回路４の
出力ｄがロウレベルとなるところでリセットされ出力信
号ｆを出力する。
Ｉ１１の出力ａをクロックｂの４クロック分シフトした
ものである。オア回路４の出力ｄはインバータＩ１１の
出力ａとシフトレジスタ３の出力ｃとの両者共ロウレベ
ルのときロウレベルを出力する。アンド回路５の出力ｅ
はインバータＩ１１の出力ａとシフトレジスタ３の出力
ｃとの両者共ハイレベルのときハイレベルを出力する。
ＲＳフリップフロップ６は、したがって、アンド回路５
の出力ｅがハイレベルのときセットされ、オア回路４の
出力ｄがロウレベルとなるところでリセットされ出力信
号ｆを出力する。
【００２２】したがって、図２に示すように、低周波発
振回路１のインバータＩ１１の出力ａに外来の電磁的ノ
イズが重畳してひげ状パルスが発生しても、ＲＳフリッ
プフロップ６の出力信号ｆには伝達されず、ノイズが除
去されたことがわかる。
振回路１のインバータＩ１１の出力ａに外来の電磁的ノ
イズが重畳してひげ状パルスが発生しても、ＲＳフリッ
プフロップ６の出力信号ｆには伝達されず、ノイズが除
去されたことがわかる。
【００２３】なお、分周回路２２の分周比を１／１６と
する代りに１／８とし、シフトレジスタの段数を２倍に
しても同様な効果が得られることは明白である。また、
クロック発生回路２の代りに、外部から直接クロックを
供給しても同様な効果が得られることは明白である。
する代りに１／８とし、シフトレジスタの段数を２倍に
しても同様な効果が得られることは明白である。また、
クロック発生回路２の代りに、外部から直接クロックを
供給しても同様な効果が得られることは明白である。
【００２４】次に、本発明の第二の実施例について説明
する。
する。
【００２５】図３は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００２６】図１に示す第一の実施例に対する本実施例
の相違点は、クロック発生回路２の代りにクロック発生
回路７を設けたことと、ＲＳフリップフロップ６の出力
側に出力制御回路８を設けたことである。
の相違点は、クロック発生回路２の代りにクロック発生
回路７を設けたことと、ＲＳフリップフロップ６の出力
側に出力制御回路８を設けたことである。
【００２７】クロック発生回路７は、クロック発生回路
２に、クロック用の高周波の発振を停止させるための制
御信号ＳＴで制御され帰還抵抗Ｒ２１に直列に挿入され
たトランスファゲートＧ７１と、インバータＩ２１の出
力と端子Ｔ２１の信号とを入力とするノア回路Ｅ７１と
が加えられている。
２に、クロック用の高周波の発振を停止させるための制
御信号ＳＴで制御され帰還抵抗Ｒ２１に直列に挿入され
たトランスファゲートＧ７１と、インバータＩ２１の出
力と端子Ｔ２１の信号とを入力とするノア回路Ｅ７１と
が加えられている。
【００２８】出力制御回路８は、マイコンのデータバス
を介して入力される書込み制御信号ＷＲにより所定デー
タをラッチするＤフリップフロップＦ８１と、Ｄフリッ
プフロップＦ８１の出力により制御されるトランスファ
ゲートＧ８１と、ＤフリップフロップＦ８１の出力を反
転するインバータＩ８１と、インバータＩ８１の出力で
制御されるトランスファゲートＧ８１とを備えて構成さ
れている。トランスファゲートＧ８１は、Ｄフリップフ
ロップＦ８１の出力がハイレベルのとき、低周波発振回
路１の出力を直接伝達し、トランスファゲートＧ８２
は、ＤフリップフロップＦ８１の出力がロウレベルのと
き、ＲＳフリップフロップ６の出力を伝達する。なお、
ＤフリップフロップＦ８１は、リセット信号によりイニ
シャライズされ、データバスからの書込みがない場合は
ロウレベルを出力するものと仮定する。
を介して入力される書込み制御信号ＷＲにより所定デー
タをラッチするＤフリップフロップＦ８１と、Ｄフリッ
プフロップＦ８１の出力により制御されるトランスファ
ゲートＧ８１と、ＤフリップフロップＦ８１の出力を反
転するインバータＩ８１と、インバータＩ８１の出力で
制御されるトランスファゲートＧ８１とを備えて構成さ
れている。トランスファゲートＧ８１は、Ｄフリップフ
ロップＦ８１の出力がハイレベルのとき、低周波発振回
路１の出力を直接伝達し、トランスファゲートＧ８２
は、ＤフリップフロップＦ８１の出力がロウレベルのと
き、ＲＳフリップフロップ６の出力を伝達する。なお、
ＤフリップフロップＦ８１は、リセット信号によりイニ
シャライズされ、データバスからの書込みがない場合は
ロウレベルを出力するものと仮定する。
【００２９】次に、本実施例の動作について説明する。
【００３０】通常マイコンは、低消費電力動作中は、消
費電力を低減するため高周波のクロックを停止する機能
を有しており、この発振停止時に制御信号ＳＴがロウレ
ベルとなる。これにより、トランスファゲートＧ７１は
オフとなりインバータＩ２１の出力はハイレベルとなる
ため、ノア回路Ｅ７１の出力はロウレベルに固定され発
振が停止する。したがって、分周回路２２およびシフト
レジスタ３にはクロックが供給されず、ノイズ除去の動
作が停止される。
費電力を低減するため高周波のクロックを停止する機能
を有しており、この発振停止時に制御信号ＳＴがロウレ
ベルとなる。これにより、トランスファゲートＧ７１は
オフとなりインバータＩ２１の出力はハイレベルとなる
ため、ノア回路Ｅ７１の出力はロウレベルに固定され発
振が停止する。したがって、分周回路２２およびシフト
レジスタ３にはクロックが供給されず、ノイズ除去の動
作が停止される。
【００３１】このような欠点を補うため、低消費電力動
作の場合には、図４のフローチャートに示す以下の手順
で制御する。
作の場合には、図４のフローチャートに示す以下の手順
で制御する。
【００３２】高速動作（ステップＳ１）から低消費電力
動作（ステップＳ２）に切替える場合には、まず、Ｄフ
リップフロップＦ８１にデータバスを介してハイレベル
を書込みハイレベルを出力させる（ステップＳ３）。こ
れにより、トランスファゲートＧ８１がオンし、トラン
スファゲートＧ８２がオフして低周波の信号が直接伝達
されるようになる。したがって、時計動作等が可能とな
る。
動作（ステップＳ２）に切替える場合には、まず、Ｄフ
リップフロップＦ８１にデータバスを介してハイレベル
を書込みハイレベルを出力させる（ステップＳ３）。こ
れにより、トランスファゲートＧ８１がオンし、トラン
スファゲートＧ８２がオフして低周波の信号が直接伝達
されるようになる。したがって、時計動作等が可能とな
る。
【００３３】次に、制御信号ＳＴをロウレベルに設定
し、高周波のクロックを停止する（ステップＳ４）。高
周波のクロックの停止中はマイコンからのノイズの発生
は少く、したがって、低周波の発振に影響を与えること
はない。
し、高周波のクロックを停止する（ステップＳ４）。高
周波のクロックの停止中はマイコンからのノイズの発生
は少く、したがって、低周波の発振に影響を与えること
はない。
【００３４】次に、再度高速動作を行なう場合には（ス
テップＳ５）、まず、制御信号ＳＴをハイレベルとし、
クロック発生回路７の発振を再開する（ステップＳ
６）。次に、ＤフリップフロップＦ８１にデータバスを
介してロウレベルを書込みロウレベルを出力させる（ス
テップＳ７）。これにより、トランスファゲートＧ８２
がオンし、トランスファゲートＧ８１がオフして低周波
の信号はノイズが除去された信号として出力される。
テップＳ５）、まず、制御信号ＳＴをハイレベルとし、
クロック発生回路７の発振を再開する（ステップＳ
６）。次に、ＤフリップフロップＦ８１にデータバスを
介してロウレベルを書込みロウレベルを出力させる（ス
テップＳ７）。これにより、トランスファゲートＧ８２
がオンし、トランスファゲートＧ８１がオフして低周波
の信号はノイズが除去された信号として出力される。
【００３５】なお、ＤフリップフロップＦ８１への書込
みや信号ＳＴのロウレベルの設定動作はマイコンの所定
命令により行なう。
みや信号ＳＴのロウレベルの設定動作はマイコンの所定
命令により行なう。
【００３６】次に、本発明の第三の実施例について説明
する。
する。
【００３７】図５は本発明の第三の実施例を示すブロッ
ク図である。
ク図である。
【００３８】本実施例の前述の第二の実施例に対する相
違点は、出力制御回路８の代りに、出力制御回路８に以
下の構成要素を付加した出力制御回路９を備えているこ
とである。
違点は、出力制御回路８の代りに、出力制御回路８に以
下の構成要素を付加した出力制御回路９を備えているこ
とである。
【００３９】すなわち、低周波発振回路１の出力である
インバータＩ１１の出力およびＲＳフリップフロップ６
の出力を入力とするアンド回路Ｅ９１と、アンド回路Ｅ
９１の出力をクロックとしＤフリップフロップＦ８１の
出力を入力としトランスファゲートＧ８１，インバータ
Ｉ８１を駆動するＤフリップフロップＦ９２とを付加し
たものである。
インバータＩ１１の出力およびＲＳフリップフロップ６
の出力を入力とするアンド回路Ｅ９１と、アンド回路Ｅ
９１の出力をクロックとしＤフリップフロップＦ８１の
出力を入力としトランスファゲートＧ８１，インバータ
Ｉ８１を駆動するＤフリップフロップＦ９２とを付加し
たものである。
【００４０】次に、本実施例の動作について説明する。
【００４１】図３の第二の実施例において、たとえば、
ＤフリップフロップＦ８１がハイレベルを出力してトラ
ンスファゲートＧ８１をオンすることにより低周波発振
回路１の出力が選択されているものと仮定する。いま、
インバータ２の出力がハイレベルからロウレベルに変化
した直後に、ＤフリップフロップＦ８１がマイコンの所
定命令により、ロウレベルに書換えられたとする。する
と、トランスファゲートＧ８２がオンし、ＲＳフリップ
フロップ６の出力が選択されることになる。しかし、イ
ンバータＩ８１の出力出力がハイレベルからロウレベル
に変化した瞬間には、ＲＳフリップフロップ６の出力は
ハイレベルを保持しており、トランスファゲートＧ８１
またはＧ８２により選択された信号には、必要以上のレ
ベル変化が発生することになる。このことは、Ｄフリッ
プフロップＦ８１の書換え回数が少い場合にはあまり問
題ではないが、書換え回数が多い場合には、この信号を
時計用のカウントクロック等に使用しているような場合
に時計が進んでしまうという欠点となる。
ＤフリップフロップＦ８１がハイレベルを出力してトラ
ンスファゲートＧ８１をオンすることにより低周波発振
回路１の出力が選択されているものと仮定する。いま、
インバータ２の出力がハイレベルからロウレベルに変化
した直後に、ＤフリップフロップＦ８１がマイコンの所
定命令により、ロウレベルに書換えられたとする。する
と、トランスファゲートＧ８２がオンし、ＲＳフリップ
フロップ６の出力が選択されることになる。しかし、イ
ンバータＩ８１の出力出力がハイレベルからロウレベル
に変化した瞬間には、ＲＳフリップフロップ６の出力は
ハイレベルを保持しており、トランスファゲートＧ８１
またはＧ８２により選択された信号には、必要以上のレ
ベル変化が発生することになる。このことは、Ｄフリッ
プフロップＦ８１の書換え回数が少い場合にはあまり問
題ではないが、書換え回数が多い場合には、この信号を
時計用のカウントクロック等に使用しているような場合
に時計が進んでしまうという欠点となる。
【００４２】したがって、本実施例では、アンド回路Ｅ
９１により、ＲＳフリップフロップ６の出力と低周波発
振回路１の出力であるインバータＩ１１の出力とが同一
レベル（この場合にはハイレベル）になったことを検出
する。この検出信号によりＤフリップフロップＦ８１の
出力をＤフリップフロップＦ９２で記憶し、その出力に
より、トランスファゲートＧ８１，Ｇ８２を制御するよ
うに構成している。すなわち、ＲＳフリップフロップ６
の出力とインバータＩ１１の出力とが同一レベルのとき
に同期して、両者のいずれかの出力を選択することによ
り、選択された信号の必要以上の変化を抑圧している。
９１により、ＲＳフリップフロップ６の出力と低周波発
振回路１の出力であるインバータＩ１１の出力とが同一
レベル（この場合にはハイレベル）になったことを検出
する。この検出信号によりＤフリップフロップＦ８１の
出力をＤフリップフロップＦ９２で記憶し、その出力に
より、トランスファゲートＧ８１，Ｇ８２を制御するよ
うに構成している。すなわち、ＲＳフリップフロップ６
の出力とインバータＩ１１の出力とが同一レベルのとき
に同期して、両者のいずれかの出力を選択することによ
り、選択された信号の必要以上の変化を抑圧している。
【００４３】次に、本発明の第四の実施例について説明
する。
する。
【００４４】図６は本発明の第三の実施例を示すブロッ
ク図である。
ク図である。
【００４５】本実施例の前述の第三の実施例に対する相
違点は、クロック発生回路７の代りにクロック発生回路
７に以下の構成要素を付加したクロック発生回路１０を
備えていることである。
違点は、クロック発生回路７の代りにクロック発生回路
７に以下の構成要素を付加したクロック発生回路１０を
備えていることである。
【００４６】すなわち、ＤフリップフロップＦ１０１
と、ノア回路Ｅ２１の出力を１／３２分周する分周回路
１０３と、ＤフリップフロップＦ１０１の出力によりノ
ア回路Ｅ２１の出力の１／１６分周あるいは１／３２分
周したクロックを選択するためのトランスファゲートＧ
１０２，Ｇ１０３と、インバータＩ１０２とを付加した
ものである。
と、ノア回路Ｅ２１の出力を１／３２分周する分周回路
１０３と、ＤフリップフロップＦ１０１の出力によりノ
ア回路Ｅ２１の出力の１／１６分周あるいは１／３２分
周したクロックを選択するためのトランスファゲートＧ
１０２，Ｇ１０３と、インバータＩ１０２とを付加した
ものである。
【００４７】次に、本実施例の動作について説明する。
【００４８】ＤフリップフロップＦ１０１は、Ｄフリッ
プフロップＦ８１と同様にマイコンの所定命令によりハ
イレベルまたはロウレベルが書込まれる。また、リセッ
ト信号によりイニシャライズされ、このときは、ロウレ
ベルを出力する。そして、トランスファゲートＧ１０３
がオンとなり、したがって、１／１６分周器２２からの
出力をスフトレズスタ３のクロックとして供給してい
る。
プフロップＦ８１と同様にマイコンの所定命令によりハ
イレベルまたはロウレベルが書込まれる。また、リセッ
ト信号によりイニシャライズされ、このときは、ロウレ
ベルを出力する。そして、トランスファゲートＧ１０３
がオンとなり、したがって、１／１６分周器２２からの
出力をスフトレズスタ３のクロックとして供給してい
る。
【００４９】これにより、たたえば水晶振動子２１の発
振周波数が前述の第一〜第三の実施例の２倍の８ＭＨｚ
の場合でも、ＤフリップフロップＦ１０１にハイレベル
を書込むことにより、前述の第一〜第三の実施例の場合
と同一の周波数の１／３２分周の分周回路１０３の出力
をクロックとしてシフトレジスタ３に供給することがで
きる。したがって、前述の第一〜第三の実施例の場合と
同一のノイズ除去時間幅に設定でき、汎用性が広がると
いう利点がある。
振周波数が前述の第一〜第三の実施例の２倍の８ＭＨｚ
の場合でも、ＤフリップフロップＦ１０１にハイレベル
を書込むことにより、前述の第一〜第三の実施例の場合
と同一の周波数の１／３２分周の分周回路１０３の出力
をクロックとしてシフトレジスタ３に供給することがで
きる。したがって、前述の第一〜第三の実施例の場合と
同一のノイズ除去時間幅に設定でき、汎用性が広がると
いう利点がある。
【００５０】
【発明の効果】以上説明したように、本発明の発振回路
は、高周波数のクロック発生回路と、クロックにより低
周波信号をシフトするシフトレジスタと、低周波信号と
シフトレジスタの出力との論理積回路と、低周波信号と
シフトレジスタの出力との論理和回路と、論理積回路お
よび論理和回路の出力によりセットおよびリセットされ
るフリップフロップ回路とを備えることにより、低周波
発振回路の出力に重畳した外来の電磁的ノイズを効果的
に除去することができるという効果がある。したがっ
て、低周波発振回路の出力信号を時計用の計数クロック
として使用している場合の、電磁的ノイズによる数μＳ
のひげ状パルスが重畳しても、時計の異常な進みを防止
できるという効果がある。
は、高周波数のクロック発生回路と、クロックにより低
周波信号をシフトするシフトレジスタと、低周波信号と
シフトレジスタの出力との論理積回路と、低周波信号と
シフトレジスタの出力との論理和回路と、論理積回路お
よび論理和回路の出力によりセットおよびリセットされ
るフリップフロップ回路とを備えることにより、低周波
発振回路の出力に重畳した外来の電磁的ノイズを効果的
に除去することができるという効果がある。したがっ
て、低周波発振回路の出力信号を時計用の計数クロック
として使用している場合の、電磁的ノイズによる数μＳ
のひげ状パルスが重畳しても、時計の異常な進みを防止
できるという効果がある。
【図１】本発明の発振回路の第一の実施例を示すブロッ
ク図である。
ク図である。
【図２】本実施例の発振回路における動作の一例を示す
タイムチャートである。
タイムチャートである。
【図３】本発明の発振回路の第二の実施例を示すブロッ
ク図である。
ク図である。
【図４】本発明の第二の実施例の動作の一例を示すフロ
ーチャ―トである。
ーチャ―トである。
【図５】本発明の発振回路の第三の実施例を示すブロッ
ク図である。
ク図である。
【図６】本発明の発振回路の第四の実施例を示すブロッ
ク図である。
ク図である。
【図７】従来の発振回路の一例を示すブロック図であ
る。
る。
【図８】従来の発振回路における動作の一例を示すタイ
ムチャートである。
ムチャートである。
１ 低周波発振回路 ２，７，１０ クロック発生回路 ３ シフトレジスタ ４ オア回路 ５，Ｅ９１ アンド回路 ６ ＲＳフリップフロップ ８，９ 出力制御回路 １１，２１ 水晶振動子 ２２，１０３ 分周回路 Ｅ２１ ノア回路 Ｆ３１〜Ｆ３４，Ｆ８１，Ｆ９２，Ｆ１０１ Ｄフリ
ップフロップ Ｇ７１，Ｇ８１，Ｇ８２，Ｇ１０２，Ｇ１０３ トラ
ンスファゲート Ｉ１１，Ｉ２１，Ｉ８１，Ｉ１０１ インバータ Ｒ１１，Ｒ２１ 帰還抵抗
ップフロップ Ｇ７１，Ｇ８１，Ｇ８２，Ｇ１０２，Ｇ１０３ トラ
ンスファゲート Ｉ１１，Ｉ２１，Ｉ８１，Ｉ１０１ インバータ Ｒ１１，Ｒ２１ 帰還抵抗
Claims (5)
- 【請求項１】 第一の周波数の発振信号を出力する発振
器と、 前記第一の発振周波数より高い第二の周波数の第一のク
ロック信号を生成する第一のクロック発生回路と、 前記第一のクロック信号に同期して前記発振信号を順次
シフトする複数のシフト段数のシフトレジスタと、 前記発振信号と前記シフトレジスタの出力端子からの出
力との論理積演算を行なう論理積回路と、 前記発振信号と前記シフトレジスタの出力との論理和演
算を行なう論理和回路と、 前記論理積回路および前記論理和回路の出力によりセッ
トおよびリセットされるフリップフロップ回路とを備え
ることを特徴とする発振回路。 - 【請求項２】 予め定めた命令によりハイおよびロウの
レベルの状態を記憶する第一の記憶回路と、 前記第一の記憶回路の記憶内容に対応して前記フリップ
フロップ回路の出力と前記発振信号とのいずれか一方を
選択する第一の選択回路とを備えることを特徴とする請
求項１記載の発振回路。 - 【請求項３】 前記フリップフロップ回路の出力および
前記発振信号が予め定めたレベルになったことを検出す
る検出回路と、 前記検出回路の出力により前記第一の記憶回路の出力を
同期化する同期化回路と、 前記同期化回路の出力に対応して前記フリップフロップ
回路の出力と前記発振信号とのいずれか一方を選択する
第二の選択回路とを備えることを特徴とする請求項２記
載の発振回路。 - 【請求項４】 前記第一の発振周波数より高い第三の周
波数の第二のクロック信号を生成する第二のクロック発
生回路と、 予め定めた命令によりハイおよびロウのレベルの状態を
記憶する第二の記憶回路と、 前記第二の記憶回路の記憶内容に対応して前記第一およ
び前記第二のクロックのいずれか一方を選択する第三の
選択回路とを備えることを特徴とする請求項３記載の発
振回路。 - 【請求項５】 前記第二の記憶回路の記憶内容に対応し
て前記シフトレジスタのシフト段数を選択する第四の選
択回路を備えることを特徴とする請求項４記載の発振回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212540A JP2819877B2 (ja) | 1991-08-26 | 1991-08-26 | 発振回路 |
| US07/928,752 US5254960A (en) | 1991-08-26 | 1992-08-13 | Oscillator circuit capable of removing noise |
| DE4228228A DE4228228C2 (de) | 1991-08-26 | 1992-08-25 | Schaltungsanordnung zur Regeneration eines mit Störungen behafteten Oszillatorausgangssignals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212540A JP2819877B2 (ja) | 1991-08-26 | 1991-08-26 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553677A true JPH0553677A (ja) | 1993-03-05 |
| JP2819877B2 JP2819877B2 (ja) | 1998-11-05 |
Family
ID=16624370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212540A Expired - Fee Related JP2819877B2 (ja) | 1991-08-26 | 1991-08-26 | 発振回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5254960A (ja) |
| JP (1) | JP2819877B2 (ja) |
| DE (1) | DE4228228C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414308A (en) * | 1992-07-29 | 1995-05-09 | Winbond Electronics Corporation | High frequency clock generator with multiplexer |
| JPH0816276A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Denki Semiconductor Software Kk | マイクロコンピュータ |
| US5856753A (en) * | 1996-03-29 | 1999-01-05 | Cypress Semiconductor Corp. | Output circuit for 3V/5V clock chip duty cycle adjustments |
| US6396317B1 (en) | 1999-05-28 | 2002-05-28 | Peco Ii, Inc., | Digital voltage controlled oscillator |
| US6577552B2 (en) * | 2001-08-30 | 2003-06-10 | Micron Technology, Inc. | Apparatus and method for generating an oscillating signal |
| TW531964B (en) * | 2001-12-31 | 2003-05-11 | Winbond Electronics Corp | Frequency signal starting apparatus and its method |
| DE102004043035B4 (de) * | 2004-09-06 | 2007-04-26 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Takterzeugung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127019U (ja) * | 1988-02-25 | 1989-08-30 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546394A (en) * | 1982-01-29 | 1985-10-08 | Sansui Electric Co., Ltd. | Signal reconstruction circuit for digital signals |
| DD255230A1 (de) * | 1986-12-19 | 1988-03-23 | Elektroprojekt Anlagenbau Veb | Schaltungsanordnung zur regenerierung digitaler signale |
| US4959557A (en) * | 1989-05-18 | 1990-09-25 | Compaq Computer Corporation | Negative feedback circuit to control the duty cycle of a logic system clock |
-
1991
- 1991-08-26 JP JP3212540A patent/JP2819877B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-13 US US07/928,752 patent/US5254960A/en not_active Expired - Lifetime
- 1992-08-25 DE DE4228228A patent/DE4228228C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01127019U (ja) * | 1988-02-25 | 1989-08-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4228228C2 (de) | 1994-06-09 |
| US5254960A (en) | 1993-10-19 |
| JP2819877B2 (ja) | 1998-11-05 |
| DE4228228A1 (de) | 1993-03-04 |
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