JP2819877B2 - 発振回路 - Google Patents

発振回路

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JP2819877B2 JP3212540A JP21254091A JP2819877B2 JP 2819877 B2 JP2819877 B2 JP 2819877B2 JP 3212540 A JP3212540 A JP 3212540A JP 21254091 A JP21254091 A JP 21254091A JP 2819877 B2 JP2819877 B2 JP 2819877B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は発振回路に関し、特にマ
イクロコンピュータ等の半導体集積回路に内蔵される発
振回路に関する。
【0002】
【従来の技術】近年、プログラム格納用のリードオンメ
モリや、データ記憶用のランダムアクセスメモリや、タ
イマカウンタやシリアルインタフェース等の周辺機能を
内蔵したシングルチップマイクロコンピュータ(以下マ
イコン)においては、高速動作と時計機能等の低消費電
力動作との両方の性能が要求されてきている。すなわ
ち、高速動作を実現するための数MHz以上の高周波の
クロックを得るための発振回路と、低消費電力での動作
を実現するための数十KHz程度のクロックを得るため
の発振回路との両方をマイコンに内蔵しているのが一般
的である。
【0003】以上の要求は、たとえば、使用中の電源が
何等かの理由で遮断された後、バックアップ用のバッテ
リによる時計カウント動作の継続等の機能を必要とする
ような応用では非常に重要である。また、バッテリでの
動作のため、マイコンとしては、たとえば2V程度の低
電圧での同時に要求され、結果として幅広い電源電圧範
囲での動作も要求されている。
【0004】このとき、通常は、数MHz以上のクロッ
ク用の発振回路は、低消費電力化のため、動作を停止さ
せる。
【0005】従来の発振回路である数十KHz程度のク
ロック用の低周波発振回路1は、図7に示すように、帰
還抵抗R11と、これに並列に接続されるインバータI
11と、端子T11,T12を介して接続される水晶振
動子11とを備えて構成されていた。
【0006】通常、帰還抵抗R11は、5〜10MΩの
高インピーダンスであり、また、インバータI11もド
ライブ能力が小さくなるように設計されており、低消費
電力での発振動作が実現できるように構成されている。
【0007】図8(A)は外来の電磁的ノイズがない場
合の端子T11における発振波形を示す。また、図8
(B)はあるタイミングで到来した外来の電磁的ノイズ
が重畳している場合の発振波形を示す。図8(C)は発
振波形に電磁的ノイズが重畳したときのインバータI1
1の出力信号を示す。これらの電磁的ノイズは、たとえ
ば、マイコン自身が高速動作を行なっているときに発生
するものである。
【0008】具体的に、発振周波数を32KHzとした
場合には、インバータI11の出力には3μS程度の幅
のひげ状パルスが発生する。さらに、図8(B)は、ノ
イズにより端子T11における電位が一瞬持上り、その
点から再び発振が継続されているということも示してい
る。この場合、元どおりの発振動作に復旧するには、帰
還抵抗R11と端子T11の浮遊容量(図示せず)で決
まる時定数による指数関数曲線にしたがうことになる。
【0009】たとえば、この出力信号を時計用の計数ク
ロックとして使用している場合に、インバータI11の
出力信号に数μSのひげ状パルスが発生すると、時計が
異常に進んでしまうというような問題点が発生するとい
うものであった。
【0010】
【発明が解決しようとする課題】上述した従来の発振回
路は、インバータの入力インピーダンスがほぼ5〜10
MΩの帰還抵抗で決定されるため、外来の電磁的ノイズ
の影響を非常に受け易いという欠点があった。また、イ
ンバータの出力信号を時計用の計数クロックとして使用
している場合に、電磁的ノイズにより数μSのひげ状パ
ルスが発生すると、時計が異常に進んでしまうという問
題点があった。
【0011】
【課題を解決するための手段】本発明の発振回路は、第
一の周波数の発振信号を出力する発振器と、前記第一
波数より高い第二の周波数の第一のクロック信号を生
成する第一のクロック発生回路と、前記第一のクロック
信号に同期して前記発振信号を順次シフトする複数のシ
フト段数のシフトレジスタと、前記発振信号と前記シフ
トレジスタの出力端子からの出力との論理積演算を行な
う論理積回路と、前記発振信号と前記シフトレジスタの
出力との論理和演算を行なう論理和回路とを備える発振
回路において、前記論理積回路および前記論理和回路の
各々の出力によりセットおよびリセットされるフリップ
フロップ回路と、予め定めた命令によりハイおよびロウ
のレベルの状態を記憶する第一の記憶回路と、前記第一
の記憶回路の記憶内容に対応して前記フリップフロップ
回路の出力と前記発振信号とのいずれか一方を選択する
第一の選択回路とを備えて構成されている。
【0012】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0013】図1は本発明の発振回路に関連する技術の
例を示すブロック図である。
【0014】本関連技術の発振回路は、図1に示すよう
に、従来の発振回路と同様の低周波発振回路1と、高周
波のクロックを発生するクロック発生回路2と、シフト
段を構成する4個のDフリップフロップF31〜F34
からなるシフトレジスタ3と、シフトレジスタ3の出力
と低周波発振回路1の出力との論理和を演算するオア回
路4と、シフトレジスタ3の出力と低周波発振回路1出
力との論理積を演算するアンド回路5と、アンド回路5
でセットされオア回路4でリセットされるRSフリップ
フロップ6とを備えて構成されている。低周波発振回路
1は、帰還抵抗R11と、これに並列に接続されるイン
バータI11と、端子T11,T12を介して接続され
る水晶振動子11とを備えて構成されている。
【0015】低周波発振回路1は、帰還抵抗R11と、
これに並列に接続されるインバータI11と、端子T1
1,T12を介して接続される水晶振動子11とを備え
て構成されている。
【0016】クロック発生回路2は、帰還抵抗R21
と、これに並列に接続されるインバータI21と、端子
T21,T22を介して接続される水晶振動子21と、
1/16の分周回路22とを備えて構成されている。
【0017】帰還抵抗R21は、通常、通常1MΩ程度
である。また、端子T21の入力インピーダンスは、そ
れほど高くはなく外来の電磁的ノイズの影響は殆どな
い。インバータI21の出力は、マイコンの命令処理動
作等のクロックとして使用される。
【0018】次に、本関連技術の発振回路の動作につい
て説明する。
【0019】図2は、図1で示す本関連技術の発振回路
のタイムチャ―トである。
【0020】いま、水晶振動子21を4MHzの発振子
と仮定すると、インバータI21の出力周波数は4MH
zとなる。分周回路22は、この発振周波数を1/16
に分周して250KHzのクロック信号bを生成する。
このクロック信号bは、シフトレジスタ3のDフリップ
フロップF31〜F34に供給される。低周波発振回路
1のインバータI11の出力aは、Dフリップフロップ
F31〜F34によりこのクロックbごとにシフトされ
る。DフリップフロップF34のすなわちシフトレジス
タ3の出力cと、低周波発振回路1のインバータI11
の出力aとはオア回路4とアンド回路5とに入力され、
それぞれ、論理和および論理積演算される。オア回路4
の出力は反転されて(このためのインバータは図示を省
略)信号dとしてRSフリップフロップ6をリセット
し、アンド回路5の出力eはRSフリップフロップ6を
セットして出力信号fを得る。
【0021】シフトレジスタ3の出力cは、インバータ
I11の出力aをクロックbの4クロック分シフトした
ものである。オア回路4の出力dはインバータI11の
出力aとシフトレジスタ3の出力cとの両者共ロウレベ
ルのときロウレベルを出力する。アンド回路5の出力e
はインバータI11の出力aとシフトレジスタ3の出力
cとの両者共ハイレベルのときハイレベルを出力する。
RSフリップフロップ6は、したがって、アンド回路5
の出力eがハイレベルのときセットされ、オア回路4の
出力dがロウレベルとなるところでリセットされ出力信
号fを出力する。
【0022】したがって、図2に示すように、低周波発
振回路1のインバータI11の出力aに外来の電磁的ノ
イズが重畳してひげ状パルスが発生しても、RSフリッ
プフロップ6の出力信号fには伝達されず、ノイズが除
去されたことがわかる。
【0023】なお、分周回路22の分周比を1/16と
する代りに1/8とし、シフトレジスタの段数を2倍に
しても同様な効果が得られることは明白である。また、
クロック発生回路2の代りに、外部から直接クロックを
供給しても同様な効果が得られることは明白である。
【0024】次に、本発明の第の実施例について説明
する。
【0025】図3は本発明の第の実施例を示すブロッ
ク図である。
【0026】図1に示す関連技術の回路に対する本実施
例の相違点は、クロック発生回路2の代りにクロック発
生回路7を設けたことと、RSフリップフロップ6の出
力側に出力制御回路8を設けたことである。
【0027】クロック発生回路7は、クロック発生回路
2に、クロック用の高周波の発振を停止させるための制
御信号STで制御され帰還抵抗R21に直列に挿入され
たトランスファゲートG71と、インバータI21の出
力と端子T21の信号とを入力とするノア回路E71と
が加えられている。
【0028】出力制御回路8は、マイコンのデータバス
を介して入力される書込み制御信号WRにより所定デー
タをラッチするDフリップフロップF81と、Dフリッ
プフロップF81の出力により制御されるトランスファ
ゲートG8と、DフリップフロップF81の出力を反
転するインバータI81と、インバータI81の出力で
制御されるトランスファゲートG8とを備えて構成さ
れている。トランスファゲートG8は、Dフリップフ
ロップF81の出力がハイレベルのとき、低周波発振回
路1の出力を直接伝達し、トランスファゲートG82
は、DフリップフロップF81の出力がロウレベルのと
き、RSフリップフロップ6の出力を伝達する。なお、
DフリップフロップF81は、リセット信号によりイニ
シャライズされ、データバスからの書込みがない場合は
ロウレベルを出力するものと仮定する。
【0029】次に、本実施例の動作について説明する。
【0030】通常マイコンは、低消費電力動作中は、消
費電力を低減するため高周波のクロックを停止する機能
を有しており、この発振停止時に制御信号STがロウレ
ベルとなる。これにより、トランスファゲートG71は
オフとなりインバータI21の出力はハイレベルとなる
ため、ノア回路E71の出力はロウレベルに固定され発
振が停止する。したがって、分周回路22およびシフト
レジスタ3にはクロックが供給されず、ノイズ除去の動
作が停止される。
【0031】このような欠点を補うため、低消費電力動
作の場合には、図4のフローチャートに示す以下の手順
で制御する。
【0032】高速動作(ステップS1)から低消費電力
動作(ステップS2)に切替える場合には、まず、Dフ
リップフロップF81にデータバスを介してハイレベル
を書込みハイレベルを出力させる(ステップS3)。こ
れにより、トランスファゲートG81がオンし、トラン
スファゲートG82がオフして低周波の信号が直接伝達
されるようになる。したがって、時計動作等が可能とな
る。
【0033】次に、制御信号STをロウレベルに設定
し、高周波のクロックを停止する(ステップS4)。高
周波のクロックの停止中はマイコンからのノイズの発生
は少く、したがって、低周波の発振に影響を与えること
はない。
【0034】次に、再度高速動作を行なう場合には(ス
テップS5)、まず、制御信号STをハイレベルとし、
クロック発生回路7の発振を再開する(ステップS
6)。次に、DフリップフロップF81にデータバスを
介してロウレベルを書込みロウレベルを出力させる(ス
テップS7)。これにより、トランスファゲートG82
がオンし、トランスファゲートG81がオフして低周波
の信号はノイズが除去された信号として出力される。
【0035】なお、DフリップフロップF81への書込
みや信号STのロウレベルの設定動作はマイコンの所定
命令により行なう。
【0036】次に、本発明の第の実施例について説明
する。
【0037】図5は本発明の第二の実施例を示すブロッ
ク図である。
【0038】本実施例の前述の第の実施例に対する相
違点は、出力制御回路8の代りに、出力制御回路8に以
下の構成要素を付加した出力制御回路9を備えているこ
とである。
【0039】すなわち、低周波発振回路1の出力である
インバータI11の出力およびRSフリップフロップ6
の出力を入力とするアンド回路E91と、アンド回路E
91の出力をクロックとしDフリップフロップF81の
出力を入力としトランスファゲートG81,インバータ
I81を駆動するDフリップフロップF92とを付加し
たものである。
【0040】次に、本実施例の動作について説明する。
【0041】図3の第の実施例において、たとえば、
DフリップフロップF81がハイレベルを出力してトラ
ンスファゲートG81をオンすることにより低周波発振
回路1の出力が選択されているものと仮定する。いま、
インバータ2の出力がハイレベルからロウレベルに変化
した直後に、DフリップフロップF81がマイコンの所
定命令により、ロウレベルに書換えられたとする。する
と、トランスファゲートG82がオンし、RSフリップ
フロップ6の出力が選択されることになる。しかし、イ
ンバータI81の出力出力がハイレベルからロウレベル
に変化した瞬間には、RSフリップフロップ6の出力は
ハイレベルを保持しており、トランスファゲートG81
またはG82により選択された信号には、必要以上のレ
ベル変化が発生することになる。このことは、Dフリッ
プフロップF81の書換え回数が少い場合にはあまり問
題ではないが、書換え回数が多い場合には、この信号を
時計用のカウントクロック等に使用しているような場合
に時計が進んでしまうという欠点となる。
【0042】したがって、本実施例では、アンド回路E
91により、RSフリップフロップ6の出力と低周波発
振回路1の出力であるインバータI11の出力とが同一
レベル(この場合にはハイレベル)になったことを検出
する。この検出信号によりDフリップフロップF81の
出力をDフリップフロップF92で記憶し、その出力に
より、トランスファゲートG81,G82を制御するよ
うに構成している。すなわち、RSフリップフロップ6
の出力とインバータI11の出力とが同一レベルのとき
に同期して、両者のいずれかの出力を選択することによ
り、選択された信号の必要以上の変化を抑圧している。
【0043】次に、本発明の第の実施例について説明
する。
【0044】図6は本発明の第三の実施例を示すブロッ
ク図である。
【0045】本実施例の前述の第の実施例に対する相
違点は、クロック発生回路7の代りにクロック発生回路
7に以下の構成要素を付加したクロック発生回路10を
備えていることである。
【0046】すなわち、DフリップフロップF101
と、ノア回路E21の出力を1/32分周する分周回路
103と、DフリップフロップF101の出力によりノ
ア回路E21の出力の1/16分周あるいは1/32分
周したクロックを選択するためのトランスファゲートG
102,G103と、インバータI102とを付加した
ものである。
【0047】次に、本実施例の動作について説明する。
【0048】DフリップフロップF101は、Dフリッ
プフロップF81と同様にマイコンの所定命令によりハ
イレベルまたはロウレベルが書込まれる。また、リセッ
ト信号によりイニシャライズされ、このときは、ロウレ
ベルを出力する。そして、トランスファゲートG103
がオンとなり、したがって、1/16分周器22からの
出力をスフトレズスタ3のクロックとして供給してい
る。
【0049】これにより、たたえば水晶振動子21の発
振周波数が前述の第一及びの実施例の2倍の8MH
zの場合でも、DフリップフロップF101にハイレベ
ルを書込むことにより、第一及びの実施例の場合と
同一の周波数の1/32分周の分周回路103の出力を
クロックとしてシフトレジスタ3に供給することができ
る。したがって、第一及びの実施例の場合と同一の
ノイズ除去時間幅に設定でき、汎用性が広がるという利
点がある。
【0050】
【発明の効果】以上説明したように、本発明の発振回路
は、ハイおよびロウのレベルの状態を記憶する第一の記
憶回路と、この第一の記憶回路の記憶内容に対応してフ
リップフロップ回路の出力と発振信号とのいずれか一方
を選択する第一の選択回路とを備えることにより、低周
波発振回路の出力に重畳した外来の電磁的ノイズを効果
的に除去することができるという効果がある。したがっ
て、低周波発振回路の出力信号を時計用の計数クロック
として使用している場合の、電磁的ノイズによる数μS
のひげ状パルスが重畳しても、時計の異常な進みを防止
できるという効果がある。
【図面の簡単な説明】
【図1】本発明の発振回路の関連技術の例を示すブロッ
ク図である。
【図2】本発振回路における動作の一例を示すタイムチ
ャートである。
【図3】本発明の発振回路の第の実施例を示すブロッ
ク図である。
【図4】本実施例の動作の一例を示すフローチャ―トで
ある。
【図5】本発明の発振回路の第の実施例を示すブロッ
ク図である。
【図6】本発明の発振回路の第の実施例を示すブロッ
ク図である。
【図7】従来の発振回路の一例を示すブロック図であ
る。
【図8】従来の発振回路における動作の一例を示すタイ
ムチャートである。
【符号の説明】
1 低周波発振回路 2,7,10 クロック発生回路 3 シフトレジスタ 4 オア回路 5,E91 アンド回路 6 RSフリップフロップ 8,9 出力制御回路 11,21 水晶振動子 22,103 分周回路 E21 ノア回路 F31〜F34,F81,F92,F101 Dフリ
ップフロップ G71,G81,G82,G102,G103 トラ
ンスファゲート I11,I21,I81,I101 インバータ R11,R21 帰還抵抗

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 第一の周波数の発振信号を出力する発振
    器と、前記第一の周波数より高い第二の周波数の第一の
    クロック信号を生成する第一のクロック発生回路と、前
    記第一のクロック信号に同期して前記発振信号を順次シ
    フトする複数のシフト段数のシフトレジスタと、前記発
    振信号と前記シフトレジスタの出力端子からの出力との
    論理積演算を行なう論理積回路と、前記発振信号と前記
    シフトレジスタの出力との論理和演算を行なう論理和回
    路とを備える発振回路において、前記論理積回路および前記論理和回路の各々の出力によ
    りセットおよびリセットされるフリップフロップ回路
    と、 予め定めた命令によりハイおよびロウのレベルの状態を
    記憶する第一の記憶回路と、 前記第一の記憶回路の記憶内容に対応して前記フリップ
    フロップ回路の出力と前記発振信号とのいずれか一方を
    選択する第一の選択回路とを備えることを特徴とする発
    振回路。
  2. 【請求項2】 前記フリップフロップ回路の出力および
    前記発振信号が予め定めたレベルになったことを検出す
    る検出回路と、 前記検出回路の出力により前記第一の記憶回路の出力を
    同期化する同期化回路と、 前記同期化回路の出力に対応して前記フリップフロップ
    回路の出力と前記発振信号とのいずれか一方を選択する
    第二の選択回路とを備えることを特徴とする請求項
    載の発振回路。
  3. 【請求項3】 前記第一の発振周波数より高い第三の周
    波数の第二のクロック信号を生成する第二のクロック発
    生回路と、 予め定めた命令によりハイおよびロウのレベルの状態を
    記憶する第二の記憶回路と、 前記第二の記憶回路の記憶内容に対応して前記第一およ
    び前記第二のクロックのいずれか一方を選択する第三の
    選択回路とを備えることを特徴とする請求項2記載の発
    振回路。
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