JP3466755B2 - 電子機器 - Google Patents
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Power Sources (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、レジスタを書き変えて
動作周波数を下げることが可能なＣＰＵを内部に持ち、
そのＣＰＵにより周辺回路を制御する電子機器に関する
ものである。
動作周波数を下げることが可能なＣＰＵを内部に持ち、
そのＣＰＵにより周辺回路を制御する電子機器に関する
ものである。
【０００２】
【従来の技術】従来、レジスタを書き変えて動作周波数
を下げることが可能なＣＰＵを内部に持ち、そのＣＰＵ
により周辺回路を制御する電子機器において、周辺回路
に対してのタイミングは、ＣＰＵの動作周波数を落した
としても、固有に決まっていたので、制御信号のイネー
ブル時間は動作周波数を落した分だけ周期が伸びてしま
うように構成されている。
を下げることが可能なＣＰＵを内部に持ち、そのＣＰＵ
により周辺回路を制御する電子機器において、周辺回路
に対してのタイミングは、ＣＰＵの動作周波数を落した
としても、固有に決まっていたので、制御信号のイネー
ブル時間は動作周波数を落した分だけ周期が伸びてしま
うように構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、周辺回路を複数回アクセスするような電子機
器においては、制御信号のイネーブル時間が動作周波数
が落ちた分だけ伸びるので、ＣＰＵ側が消費電流が落ち
ても周辺回路で逆に増加する方向に変わるので、装置全
体としての省電力化が図れないという問題点があった。
来例では、周辺回路を複数回アクセスするような電子機
器においては、制御信号のイネーブル時間が動作周波数
が落ちた分だけ伸びるので、ＣＰＵ側が消費電流が落ち
ても周辺回路で逆に増加する方向に変わるので、装置全
体としての省電力化が図れないという問題点があった。
【０００４】本発明は、上記の問題点を解決するために
なされたもので、本発明の目的は、ＣＰＵが第１動作周
波数＞第２動作周波数＞第３動作周波数の各々の動作周
波数で動作可能な場合に、ＣＰＵの動作周波数が第１動
作周波数よりも低減したことに応じて、前記周辺回路が
正常に動作させるべく、第２動作周波数における第２タ
イミング信号の長さに対応するクロック数、及び、前記
第３周波数における第３タイミング信号の長さに対応す
るクロック数を少ないクロック数に相当させた長さのタ
イミング信号を出力することにより、ＣＰＵの動作周波
数が段階的に低くなって消費電流が下がる際に、周辺回
路側も正常動作を保証しつつ追従して消費電力を抑える
ことができる電子機器を提供することである。
なされたもので、本発明の目的は、ＣＰＵが第１動作周
波数＞第２動作周波数＞第３動作周波数の各々の動作周
波数で動作可能な場合に、ＣＰＵの動作周波数が第１動
作周波数よりも低減したことに応じて、前記周辺回路が
正常に動作させるべく、第２動作周波数における第２タ
イミング信号の長さに対応するクロック数、及び、前記
第３周波数における第３タイミング信号の長さに対応す
るクロック数を少ないクロック数に相当させた長さのタ
イミング信号を出力することにより、ＣＰＵの動作周波
数が段階的に低くなって消費電流が下がる際に、周辺回
路側も正常動作を保証しつつ追従して消費電力を抑える
ことができる電子機器を提供することである。
【０００５】
【課題を解決するための手段】本発明に係る第１の発明
は、ＣＰＵが第１動作周波数＞第２動作周波数＞第３動
作周波数の各々の動作周波数で動作可能で、タイミング
信号を所定の長さでアクティブにして出力し周辺回路を
正常に動作させる電子機器において、前記第１動作周波
数における第１タイミング信号を所定クロック数に対応
する長さでアクティブにして周辺回路に出力する出力手
段と、前記第２動作周波数における第２タイミング信号
の長さに対応するクロック数、及び、前記第３周波数に
おける第３タイミング信号の長さに対応するクロック数
をＣＰＵの動作周波数が低減したことに応じて、前記周
辺回路が正常に動作するべく前記所定のクロック数より
も少なくなるようにする短縮手段とを有し、前記出力手
段は前記短縮手段の処理に基づいたタイミング信号を出
力することを特徴とする。
は、ＣＰＵが第１動作周波数＞第２動作周波数＞第３動
作周波数の各々の動作周波数で動作可能で、タイミング
信号を所定の長さでアクティブにして出力し周辺回路を
正常に動作させる電子機器において、前記第１動作周波
数における第１タイミング信号を所定クロック数に対応
する長さでアクティブにして周辺回路に出力する出力手
段と、前記第２動作周波数における第２タイミング信号
の長さに対応するクロック数、及び、前記第３周波数に
おける第３タイミング信号の長さに対応するクロック数
をＣＰＵの動作周波数が低減したことに応じて、前記周
辺回路が正常に動作するべく前記所定のクロック数より
も少なくなるようにする短縮手段とを有し、前記出力手
段は前記短縮手段の処理に基づいたタイミング信号を出
力することを特徴とする。
【０００６】本発明に係る第２の発明は、前記短縮手段
は、前記第２タイミング信号及び前記第３タイミング信
号のアクティブの長さに対応するクロック数を、前記第
１動作周波数における第１タイミング信号のアクティブ
の長さに相当する第１クロック数よりも少ないクロック
数に相当させて短縮させ、前記出力手段は該短縮された
クロック数が反映されたタイミング信号を出力すること
を特徴とする。
は、前記第２タイミング信号及び前記第３タイミング信
号のアクティブの長さに対応するクロック数を、前記第
１動作周波数における第１タイミング信号のアクティブ
の長さに相当する第１クロック数よりも少ないクロック
数に相当させて短縮させ、前記出力手段は該短縮された
クロック数が反映されたタイミング信号を出力すること
を特徴とする。
【０００７】
【０００８】
【０００９】
〔第１の実施例〕図１は本発明の第１実施例を示す電子
機器の構成を説明するブロック図であり、例えば印刷制
御装置（図示しない）に適用される場合に対応する。
機器の構成を説明するブロック図であり、例えば印刷制
御装置（図示しない）に適用される場合に対応する。
【００１０】図において、１０１は例えばメモリ、ホス
トＩ／Ｆ回路などがあげられるが、ここではメモリ、特
にＲＯＭ等の周辺回路の制御を行なったり、ＣＰＵ１０
４とデータのやりとりを行なう制御部、１０２は前記Ｃ
ＰＵ１０４の出力するシステムクロックＳＹＳＣＬＫと
発振回路１０５の出力するオリジナルクロックＯＲＧＣ
ＬＫを使って周辺回路（ＲＯＭ）１０６を動作させる制
御信号を作るタイミング回路部、１０３は現在動作して
いるＣＰＵ１０４の動作周波数と対応するモードを指定
するＩＯ信号を作るデコーダ部である。なお、ＣＰＵ１
０４は本印字制御装置全体の動作を制御する。
トＩ／Ｆ回路などがあげられるが、ここではメモリ、特
にＲＯＭ等の周辺回路の制御を行なったり、ＣＰＵ１０
４とデータのやりとりを行なう制御部、１０２は前記Ｃ
ＰＵ１０４の出力するシステムクロックＳＹＳＣＬＫと
発振回路１０５の出力するオリジナルクロックＯＲＧＣ
ＬＫを使って周辺回路（ＲＯＭ）１０６を動作させる制
御信号を作るタイミング回路部、１０３は現在動作して
いるＣＰＵ１０４の動作周波数と対応するモードを指定
するＩＯ信号を作るデコーダ部である。なお、ＣＰＵ１
０４は本印字制御装置全体の動作を制御する。
【００１１】また、発振回路１０５はＣＰＵ１０４のオ
リジナルクロックＯＲＧＣＬＫを入力する。以下で本発
明の第１実施例の動作について図２，図３に示すフロー
チャートを参照して説明する。
リジナルクロックＯＲＧＣＬＫを入力する。以下で本発
明の第１実施例の動作について図２，図３に示すフロー
チャートを参照して説明する。
【００１２】図２は、図１に示したＣＰＵ１０４から出
力されるシステムクロックＳＹＳＣＬＫの周波数切り換
え状態を示すタイミングチャートである。
力されるシステムクロックＳＹＳＣＬＫの周波数切り換
え状態を示すタイミングチャートである。
【００１３】この図に示すように、ＣＰＵ１０４から出
力されるシステムクロックＳＹＳＣＬＫは、ノーマルモ
ードの場合から、１／２，１／４，１／８と動作周波数
を切り換え可能に構成されており、動作周波数切り換え
時に、デコーダ部１０３から現在の動作周波数を指定す
るモードＩＯ信号がタイミング回路部１０２に送出され
る。
力されるシステムクロックＳＹＳＣＬＫは、ノーマルモ
ードの場合から、１／２，１／４，１／８と動作周波数
を切り換え可能に構成されており、動作周波数切り換え
時に、デコーダ部１０３から現在の動作周波数を指定す
るモードＩＯ信号がタイミング回路部１０２に送出され
る。
【００１４】図３は、図１に示した電子機器の各部の動
作タイミングを示すタイミングチャートである。
作タイミングを示すタイミングチャートである。
【００１５】図において、ＣＬＫ１はシステムクロック
ＳＹＳＣＬＫがノーマルモードの状態に対応し、ＣＬＫ
２はＣＬＫ１の動作周波数に比べて１／２に落とした状
態に対応し、ＣＬＫ３はＣＬＫ１の動作周波数に比べて
１／４に落とした状態に対応し、ＣＬＫ４はＣＬＫ１の
動作周波数に比べて１／８に落とした状態に対応する。
以下、図１の各部の動作について説明する。
ＳＹＳＣＬＫがノーマルモードの状態に対応し、ＣＬＫ
２はＣＬＫ１の動作周波数に比べて１／２に落とした状
態に対応し、ＣＬＫ３はＣＬＫ１の動作周波数に比べて
１／４に落とした状態に対応し、ＣＬＫ４はＣＬＫ１の
動作周波数に比べて１／８に落とした状態に対応する。
以下、図１の各部の動作について説明する。
【００１６】電源投入時、デコーダ部１０３からはデフ
ォルトの動作周波数を指定するモードＩＯ信号がタイミ
ング回路部１０２に送られると、タイミング回路部１０
２では、そのモードＩＯ信号をマルチプレクサのセレク
ト信号として取り込み、周辺回路を動作させる制御信号
のイネーブルになるタイミングをあるモードに固定す
る。
ォルトの動作周波数を指定するモードＩＯ信号がタイミ
ング回路部１０２に送られると、タイミング回路部１０
２では、そのモードＩＯ信号をマルチプレクサのセレク
ト信号として取り込み、周辺回路を動作させる制御信号
のイネーブルになるタイミングをあるモードに固定す
る。
【００１７】次に、ある一定時間ＣＰＵ１０４が何の処
理も行なわずにアイドル（Ｉｄｌｅ）状態を保ったと
き、ソフトウェアにより、内部レジスタを書き変えるこ
とで動作周波数を落すと、それに伴い新しい動作周波数
を指定するモードＩＯ信号がデコーダ部１０３からタイ
ミング回路部１０２に送られる。
理も行なわずにアイドル（Ｉｄｌｅ）状態を保ったと
き、ソフトウェアにより、内部レジスタを書き変えるこ
とで動作周波数を落すと、それに伴い新しい動作周波数
を指定するモードＩＯ信号がデコーダ部１０３からタイ
ミング回路部１０２に送られる。
【００１８】その時、ＲＯＭ１０６の制御信号（チップ
セレクト信号／ＮｅｗＣＳ，イネーブル信号／ＮｅｗＯ
Ｅ（以下、／はアクティブローを示す））を、先のモー
ドＩＯ信号およびシステムクロックＳＹＳＣＬＫ，オリ
ジナルクロックＯＲＧＣＬＫにより、図３で示したタイ
ミングで出力するようタイミング回路部１０２を制御す
れば、それぞれの制御信号がアクティブになっている時
間が短縮されるので、ＲＯＭ１０６の消費電力を抑える
ことが可能となる。
セレクト信号／ＮｅｗＣＳ，イネーブル信号／ＮｅｗＯ
Ｅ（以下、／はアクティブローを示す））を、先のモー
ドＩＯ信号およびシステムクロックＳＹＳＣＬＫ，オリ
ジナルクロックＯＲＧＣＬＫにより、図３で示したタイ
ミングで出力するようタイミング回路部１０２を制御す
れば、それぞれの制御信号がアクティブになっている時
間が短縮されるので、ＲＯＭ１０６の消費電力を抑える
ことが可能となる。
【００１９】同様にＣＰＵの動作周波数を指定するモー
ドが複数ある場合にも、その各々に対応するモードＩＯ
信号により、チップセレクト信号／ＮｅｗＣＳ，イネー
ブル信号／ＮｅｗＯＥのタイミングをタイミング回路部
１０２が決定して、それをマルチプレクサで選択すれば
実現可能となる。
ドが複数ある場合にも、その各々に対応するモードＩＯ
信号により、チップセレクト信号／ＮｅｗＣＳ，イネー
ブル信号／ＮｅｗＯＥのタイミングをタイミング回路部
１０２が決定して、それをマルチプレクサで選択すれば
実現可能となる。
【００２０】以上示した通り、本実施例によれば、ＣＰ
Ｕ１０４の動作周波数が落ちたときに、それに対応して
周辺回路１０６の制御信号のイネーブル時間を短縮でき
るので、周辺回路１０６の消費電流を落すことができ、
装置全体として省電力化が図れるという効果がある。
Ｕ１０４の動作周波数が落ちたときに、それに対応して
周辺回路１０６の制御信号のイネーブル時間を短縮でき
るので、周辺回路１０６の消費電流を落すことができ、
装置全体として省電力化が図れるという効果がある。
【００２１】図４は、図１はタイミング回路部１０２内
の短縮制御部１０２Ａの一例を示すブロック図である。
の短縮制御部１０２Ａの一例を示すブロック図である。
【００２２】図において、ＩＮＶ１，ＩＮＶ２はインバ
ータで、システムクロックＳＹＳＣＬＫ，オリジナルク
ロックＯＲＧＣＬＫを反転する。ＦＦ１〜ＦＦ６はフリ
ップフロップで、ゲートＧ３，Ｇ４を介してチップセレ
クト信号／ＮｅｗＣＳを出力する。Ｇ１，Ｇ２がゲート
である。
ータで、システムクロックＳＹＳＣＬＫ，オリジナルク
ロックＯＲＧＣＬＫを反転する。ＦＦ１〜ＦＦ６はフリ
ップフロップで、ゲートＧ３，Ｇ４を介してチップセレ
クト信号／ＮｅｗＣＳを出力する。Ｇ１，Ｇ２がゲート
である。
【００２３】図５は、図４に示した各部の動作を説明す
るタイミングチャートであり、図４と同一のものには同
一の符号を付してある。
るタイミングチャートであり、図４と同一のものには同
一の符号を付してある。
【００２４】この図に示すように、チップセレクト信号
／ＣＳがＣＰＵ１０４の動作クロック周波数がＣＬＫ１
からＣＬＫ２に落ちた場合に、チップセレクト信号／Ｃ
Ｓのアクティブ時間ＡＴ１がアクティブ時間ＡＴ２とな
るタイミングのチップセレクト信号／ＮｅｗＣＳがＲＯ
Ｍ１０６に送出され、従来に比べて周辺回路１０６の消
費電流を落とすことが可能となる。
／ＣＳがＣＰＵ１０４の動作クロック周波数がＣＬＫ１
からＣＬＫ２に落ちた場合に、チップセレクト信号／Ｃ
Ｓのアクティブ時間ＡＴ１がアクティブ時間ＡＴ２とな
るタイミングのチップセレクト信号／ＮｅｗＣＳがＲＯ
Ｍ１０６に送出され、従来に比べて周辺回路１０６の消
費電流を落とすことが可能となる。
【００２５】以下、本実施例と第１，第２の発明の各手
段との対応及びその作用について図１〜図５等を参照し
て説明する。
段との対応及びその作用について図１〜図５等を参照し
て説明する。
【００２６】第１の発明は、発振源からのオリジナルク
ロックＯＲＧＣＬＫを分周して動作クロック周波数を切
り換え可能なＣＰＵ１０４を備え、前記ＣＰＵ１０４が
周辺回路を制御する電子機器において、前記ＣＰＵ１０
４に対するアクセス状態に応じて切り換えられた動作ク
ロック周波数を検出し、該検出された動作クロック周波
数に対応して前記ＣＰＵの動作周波数モードを指定する
指定手段（デコーダ部１０３のモードＩＯ信号）と、こ
の指定手段により指定された前記動作周波数モードに応
じて前記周辺回路を正常に動作させるための複数のタイ
ミング信号を作成する作成手段（タイミング回路部１０
２）と、この作成手段により作成される各タイミング信
号のアクティブ時間を前記動作周波数モードに基づいて
短縮した各モード別タイミング信号を生成して前記周辺
回路に出力する制御手段（タイミング回路部１０２）と
を設け、ＣＰＵ１０４に対するアクセス状態に応じて切
り換えられた動作クロック周波数を検出し、該検出され
た動作クロック周波数に対応してデコーダ部１０３が前
記ＣＰＵの動作周波数モードをモードＩＯ信号により指
定すると、該指定された前記動作周波数モードに応じて
タイミング回路部１０２が前記周辺回路を正常に動作さ
せるための複数のタイミング信号を作成し、該作成され
る各タイミング信号のアクティブ時間を前記動作周波数
モードに基づいて制御手段（短縮制御部１０２Ａ）が短
縮した各モード別タイミング信号（図３参照）を生成し
て前記周辺回路１０６に出力して、ＣＰＵ１０４の動作
クロック周波数が低くなって消費電流が下がる際に、周
辺回路側も正常動作を保証しつつ追従して消費電流を抑
えることを可能とする。
ロックＯＲＧＣＬＫを分周して動作クロック周波数を切
り換え可能なＣＰＵ１０４を備え、前記ＣＰＵ１０４が
周辺回路を制御する電子機器において、前記ＣＰＵ１０
４に対するアクセス状態に応じて切り換えられた動作ク
ロック周波数を検出し、該検出された動作クロック周波
数に対応して前記ＣＰＵの動作周波数モードを指定する
指定手段（デコーダ部１０３のモードＩＯ信号）と、こ
の指定手段により指定された前記動作周波数モードに応
じて前記周辺回路を正常に動作させるための複数のタイ
ミング信号を作成する作成手段（タイミング回路部１０
２）と、この作成手段により作成される各タイミング信
号のアクティブ時間を前記動作周波数モードに基づいて
短縮した各モード別タイミング信号を生成して前記周辺
回路に出力する制御手段（タイミング回路部１０２）と
を設け、ＣＰＵ１０４に対するアクセス状態に応じて切
り換えられた動作クロック周波数を検出し、該検出され
た動作クロック周波数に対応してデコーダ部１０３が前
記ＣＰＵの動作周波数モードをモードＩＯ信号により指
定すると、該指定された前記動作周波数モードに応じて
タイミング回路部１０２が前記周辺回路を正常に動作さ
せるための複数のタイミング信号を作成し、該作成され
る各タイミング信号のアクティブ時間を前記動作周波数
モードに基づいて制御手段（短縮制御部１０２Ａ）が短
縮した各モード別タイミング信号（図３参照）を生成し
て前記周辺回路１０６に出力して、ＣＰＵ１０４の動作
クロック周波数が低くなって消費電流が下がる際に、周
辺回路側も正常動作を保証しつつ追従して消費電流を抑
えることを可能とする。
【００２７】第２の発明は、制御手段（短縮制御部１０
２Ａ）は、発振源（発振回路１０５）からＣＰＵ１０４
に入力されるオリジナルクロックＯＲＧＣＬＫを分周し
たシステムクロックＳＹＳＣＬＫと前記オリジナルクロ
ックＯＲＧＣＬＫおよび動作周波数モードに基づいて各
タイミング信号のアクティブ時間を短縮した各モード別
タイミング信号（チップセレクト信号／ＣＳ，／Ｎｅｗ
ＣＳ等）を生成して、周辺回路側が正常動作を保証でき
る各モード別タイミング信号を生成可能とする。 〔第２実施例〕本実施例は、第１実施例が周辺回路１０
６を動作させる制御信号（チップセレクト信号／Ｎｅｗ
ＣＳ，イネーブル信号／ＮｅｗＯＥ）のイネーブルにな
るタイミングを制御していたのに対して、周辺回路１０
６の出力したデータをＣＰＵ１０４に送るため、制御部
１０１内の３ステートバッファをイネーブルにするイネ
ーブル信号／ＢＥのタイミングを制御するものである。
２Ａ）は、発振源（発振回路１０５）からＣＰＵ１０４
に入力されるオリジナルクロックＯＲＧＣＬＫを分周し
たシステムクロックＳＹＳＣＬＫと前記オリジナルクロ
ックＯＲＧＣＬＫおよび動作周波数モードに基づいて各
タイミング信号のアクティブ時間を短縮した各モード別
タイミング信号（チップセレクト信号／ＣＳ，／Ｎｅｗ
ＣＳ等）を生成して、周辺回路側が正常動作を保証でき
る各モード別タイミング信号を生成可能とする。 〔第２実施例〕本実施例は、第１実施例が周辺回路１０
６を動作させる制御信号（チップセレクト信号／Ｎｅｗ
ＣＳ，イネーブル信号／ＮｅｗＯＥ）のイネーブルにな
るタイミングを制御していたのに対して、周辺回路１０
６の出力したデータをＣＰＵ１０４に送るため、制御部
１０１内の３ステートバッファをイネーブルにするイネ
ーブル信号／ＢＥのタイミングを制御するものである。
【００２８】図６は本発明の第２実施例を示す電子機器
の構成を説明するブロック図であり、図１と同一のもの
には同一の符号を付してある。
の構成を説明するブロック図であり、図１と同一のもの
には同一の符号を付してある。
【００２９】図において、２０１はスリーステートバッ
ファで、バス制御回路２０２から出力されるイネーブル
信号／ＢＥによりＣＰＵアドレスバスの状態を制御す
る。２０３はラッチで、ＣＰＵＡＤバスのアドレス情報
をラッチし、アドレス信号をデコーダ２０４，２０５に
送出する。２０６はマルチプレクサで、データ信号に基
づいてモード信号をタイミング回路１０２に送出する。
ファで、バス制御回路２０２から出力されるイネーブル
信号／ＢＥによりＣＰＵアドレスバスの状態を制御す
る。２０３はラッチで、ＣＰＵＡＤバスのアドレス情報
をラッチし、アドレス信号をデコーダ２０４，２０５に
送出する。２０６はマルチプレクサで、データ信号に基
づいてモード信号をタイミング回路１０２に送出する。
【００３０】本実施例によれば、ＣＰＵ１０４の動作周
波数が落ちたときに、それに対応して制御部１０１がＣ
ＰＵ１０４にデータを送るためにスリーステートバッフ
ァ２０１を開けておく時間が短縮されるので、制御部１
０１の消費電流を落すことができ、装置全体として省電
力化がはかれるという効果がある。 〔第３実施例〕本実施例は第１実施例が制御する周辺回
路としてＲＯＭを取り上げたのに対して、違う周辺回路
（例えばＲＡＭ、拡張メモリーカードｅｔｃ）でも、タ
イミング回路部１０２に入力する制御信号の種類を変更
することで制御可能になるものである。本実施例によれ
ば、ＣＰＵの動作周波数が落ちたときに、他の全ての外
部回路の制御をフレキシブルに変更できるので、システ
ム全体として省電力化がはかれるという効果がある。 〔第４実施例〕図７は本発明の第４実施例を示す電子機
器の各部の動作を説明するタイミングチャートである。
波数が落ちたときに、それに対応して制御部１０１がＣ
ＰＵ１０４にデータを送るためにスリーステートバッフ
ァ２０１を開けておく時間が短縮されるので、制御部１
０１の消費電流を落すことができ、装置全体として省電
力化がはかれるという効果がある。 〔第３実施例〕本実施例は第１実施例が制御する周辺回
路としてＲＯＭを取り上げたのに対して、違う周辺回路
（例えばＲＡＭ、拡張メモリーカードｅｔｃ）でも、タ
イミング回路部１０２に入力する制御信号の種類を変更
することで制御可能になるものである。本実施例によれ
ば、ＣＰＵの動作周波数が落ちたときに、他の全ての外
部回路の制御をフレキシブルに変更できるので、システ
ム全体として省電力化がはかれるという効果がある。 〔第４実施例〕図７は本発明の第４実施例を示す電子機
器の各部の動作を説明するタイミングチャートである。
【００３１】ソフト的にレジスタを設定することで、動
作周波数を落とすことが可能なＣＰＵを使用したシステ
ムにおいて、動作周波数を落とさないに拘わらずデータ
をＣＰＵが取り込む相対位置は変えずに周辺素子が出力
するデータをすぐにラッチして、周辺素子はその後、す
ぐにディセーブルにして周辺素子の消費電力を落とすよ
うに制御していもよい。
作周波数を落とすことが可能なＣＰＵを使用したシステ
ムにおいて、動作周波数を落とさないに拘わらずデータ
をＣＰＵが取り込む相対位置は変えずに周辺素子が出力
するデータをすぐにラッチして、周辺素子はその後、す
ぐにディセーブルにして周辺素子の消費電力を落とすよ
うに制御していもよい。
【００３２】これにより、周辺素子に対してのタイミン
グは、ＣＰＵの動作周波数をｆ１からｆ２落しても（図
７の（ａ）から図７の（ｂ）参照）固有に決っていたの
でイネーブル時間は、単に伸びるだけであったが、動作
周波数を落とした時に周辺回路が最低限動作するタイミ
ングでイネーブルにし、その出力データをラッチしてお
けば、ＣＰＵがデータを取り込むところを変えずにシス
テムの省電力化を図ることができる。
グは、ＣＰＵの動作周波数をｆ１からｆ２落しても（図
７の（ａ）から図７の（ｂ）参照）固有に決っていたの
でイネーブル時間は、単に伸びるだけであったが、動作
周波数を落とした時に周辺回路が最低限動作するタイミ
ングでイネーブルにし、その出力データをラッチしてお
けば、ＣＰＵがデータを取り込むところを変えずにシス
テムの省電力化を図ることができる。
【００３３】なお、本実施例では、本発明に係る電子機
器をプリンタ制御装置に対して適用する場合について説
明したが、動作クロックを切り換え可能なＣＰＵを搭載
する電子機器であって、例示した周辺回路を備える装置
であれは、如何なる電子機器にも適用することができ
る。
器をプリンタ制御装置に対して適用する場合について説
明したが、動作クロックを切り換え可能なＣＰＵを搭載
する電子機器であって、例示した周辺回路を備える装置
であれは、如何なる電子機器にも適用することができ
る。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵが第１動作周波数＞第２動作周波数＞第３動作周
波数の各々の動作周波数で動作可能な場合に、ＣＰＵの
動作周波数が第１動作周波数よりも低減したことに応じ
て、前記周辺回路が正常に動作させるべく、第２動作周
波数における第２タイミング信号の長さに対応するクロ
ック数、及び、前記第３周波数における第３タイミング
信号の長さに対応するクロック数を少ないクロック数に
相当させた長さのタイミング信号を出力するので、ＣＰ
Ｕの動作周波数が段階的に低くなって消費電流が下がる
際に、周辺回路側も正常動作を保証しつつ追従して消費
電力を抑えることができるという効果を奏する。
ＣＰＵが第１動作周波数＞第２動作周波数＞第３動作周
波数の各々の動作周波数で動作可能な場合に、ＣＰＵの
動作周波数が第１動作周波数よりも低減したことに応じ
て、前記周辺回路が正常に動作させるべく、第２動作周
波数における第２タイミング信号の長さに対応するクロ
ック数、及び、前記第３周波数における第３タイミング
信号の長さに対応するクロック数を少ないクロック数に
相当させた長さのタイミング信号を出力するので、ＣＰ
Ｕの動作周波数が段階的に低くなって消費電流が下がる
際に、周辺回路側も正常動作を保証しつつ追従して消費
電力を抑えることができるという効果を奏する。
【００３５】
【００３６】
【図１】本発明の第１実施例を示す電子機器の構成を説
明するブロック図である。
明するブロック図である。
【図２】図１に示したＣＰＵから出力されるシステムク
ロックの周波数切り換え状態を示すタイミングチャート
である。
ロックの周波数切り換え状態を示すタイミングチャート
である。
【図３】図１に示した電子機器の各部の動作タイミング
を示すタイミングチャートである。
を示すタイミングチャートである。
【図４】図１はタイミング回路部の一例を示すブロック
図である。
図である。
【図５】図４に示した各部の動作を説明するタイミング
チャートである。
チャートである。
【図６】本発明の第２実施例を示す電子機器の構成を説
明するブロック図である。
明するブロック図である。
【図７】本発明の第４実施例を示す電子機器の各部の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
１０１ 制御部
１０２ タイミング回路部
１０３ デコーダ部
１０４ ＣＰＵ
１０５ 発振回路
Claims (2)
- 【請求項１】 ＣＰＵが第１動作周波数＞第２動作周波
数＞第３動作周波数の各々の動作周波数で動作可能で、
タイミング信号を所定の長さでアクティブにして出力し
周辺回路を正常に動作させる電子機器において、前記第１動作周波数における第１タイミング信号を所定
クロック数に対応する長さでアクティブにして周辺回路
に出力する出力手段と、 前記第２動作周波数における第２タイミング信号の長さ
に対応するクロック数、及び、前記第３周波数における
第３タイミング信号の長さに対応するクロック数をＣＰ
Ｕの動作周波数が低減したことに応じて、前記周辺回路
が正常に動作するべく前記所定のクロック数よりも少な
くなるようにする短縮手段とを有し 、前記出力手段は前記短縮手段の処理に基づいたタイミン
グ信号を出力する ことを特徴とする電子機器。 - 【請求項２】 前記短縮手段は、前記第２タイミング信
号及び前記第３タイミング信号のアクティブの長さに対
応するクロック数を、前記第１動作周波数における第１
タイミング信号のアクティブの長さに相当する第１クロ
ック数よりも少ないクロック数に相当させて短縮させ、
前記出力手段は該短縮されたクロック数が反映されたタ
イミング信号を出力することを特徴とする請求項１に記
載の電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04817495A JP3466755B2 (ja) | 1995-03-08 | 1995-03-08 | 電子機器 |
| US08/611,750 US5822572A (en) | 1995-03-08 | 1996-03-06 | Electronic equipment that changes active time of signals for a peripheral circuit from a microprocessor that switches its operating clock frequency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04817495A JP3466755B2 (ja) | 1995-03-08 | 1995-03-08 | 電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08249083A JPH08249083A (ja) | 1996-09-27 |
| JP3466755B2 true JP3466755B2 (ja) | 2003-11-17 |
Family
ID=12796031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04817495A Expired - Fee Related JP3466755B2 (ja) | 1995-03-08 | 1995-03-08 | 電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5822572A (ja) |
| JP (1) | JP3466755B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11143571A (ja) * | 1997-11-05 | 1999-05-28 | Mitsubishi Electric Corp | データ処理装置 |
| US20020038433A1 (en) * | 2000-06-28 | 2002-03-28 | Z-World, Inc. | System and method for utilizing programmed multi-speed operation with a microprocessor to reduce power consumption |
| JP4492394B2 (ja) * | 2005-03-08 | 2010-06-30 | 株式会社デンソー | マイクロコンピュータ |
| GB2450564B (en) | 2007-06-29 | 2011-03-02 | Imagination Tech Ltd | Clock frequency adjustment for semi-conductor devices |
| JP4806696B2 (ja) * | 2008-05-23 | 2011-11-02 | 東芝テック株式会社 | 情報処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086387A (en) * | 1986-01-17 | 1992-02-04 | International Business Machines Corporation | Multi-frequency clock generation with low state coincidence upon latching |
| JPH07141053A (ja) * | 1993-11-17 | 1995-06-02 | Nec Niigata Ltd | クロック発生回路 |
-
1995
- 1995-03-08 JP JP04817495A patent/JP3466755B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-06 US US08/611,750 patent/US5822572A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08249083A (ja) | 1996-09-27 |
| US5822572A (en) | 1998-10-13 |
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