JPH02133071A - インバータのアーム短絡防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インバータの短絡保護に係り、特に多重イン
バータのアーム短絡防止に好適な回路に関する。

〔従来の技術〕

従来から、スイッチング素子のターンオフ遅れにより、
発生するインバータ正極アームと負極アームの短絡現象
を防止するにあたっては、１相手に正負極アームが同時
にオフしている時間を設けている。この時間設定に単安
定マルチバイブレータが一般に用いられている。

第３図はこのようなインバータアーム短絡防止回路に単
安定マルチバイブレータを用いた一列を示す補成説明図
である。

第３図において、記号Ｐ　Ｌ　Ｉは正側半導体スイッチ
Ｑｐ　を駆動する信号、Ｎ　Ｌ　ｌ　は負側半導体スイ
ッチＱＮ　を駆動する信号を示す。また、破線で示すブ
ロック１０１は前記、インバータの正側と負側の対アー
ムの短絡防止回路構成を示す。さらに、記号Ｓ１は相信
号を示す。

アーム短絡防止回路は単安定マルチバイブレータ１，２
とＡＮＤ論理素子３，ＮＯＲ論理素子４から成り、単安
定マルチバイブレータ１は前記相信号Ｓの立上りで動作
し、動作時間は可変抵抗Ｒｐ　と固定コンデンサＣｐの
積となり、負極性（Ｏレベル）信号Ｐｐが出力され、こ
のＰｐとＳとを入力信号として、ＡＮＤ素子３で信号Ｐ
　Ｌ　Ｉを得る。単安定マルチバイブレータ２は前記信
号Ｓの立下りで動作し、可変抵抗ＲＮと固定コンデンサ
ＣＮの積に相当した時間だけ遅延した信号ＰＮが出力さ
れる。ＮＯＲ素子４は前記信号ＰＮと８１を入力信号と
し、負論理和信号ＮＬＩ　が得られる。このインバータ
アーム短絡防止回路出力信号ＰＬ＋　，ＮＬｔで（ａ）
の対アームのスイッチＱｐ　，ＱＮ　を駆動することに
より、スイッチ素子Ｑｐの信号Ｐ　Ｌ　ｔ　がＯとなっ
て、Ｑｐがオフする。次に、単安定マルチバイブレータ
２の動作時間だけ遅れて、ＮＬＩが１となりスイッチ素
子ＱＮがオンするようになる。すなわち、単安定マルチ
バイブレータ２の動作時はＱｐ　，ＱＮ　をオフする対
アーム休止期間が出来、Ｑｐのターンオフ動作遅れによ
るアーム短絡を防止できる。一方、同じ様にして、ＱＮ
のターンオフ動作遅れによるアーム短絡は単安定マルチ
バイブレータ１の動作によって出来る休止期間で防止す
る。

なお、この種のインバータアーム短絡防止回路として関
連するものには例えば、公開特許公報昭６０−１３４７
７５　，同昭５５−　１２０３７６等が挙げられる。

〔発明が解決しようとする課題〕

上記従来技術は並列信号処理の点について配慮がされて
いないため、半導体スイッチング素子数に対応した数の
単安定マルチバイブレータと短絡防止期間設定用抵抗，
コンデンサを設けなければならず、特にインバータが多
重になった場合、例えば４重化の場合、第３図（ｂ）に
示すように、設定回路、２４個の抵抗、コンデンサを各
々にκＭｌ整する必要がある。また、使用するスイッチ
ング素子に応じて変更しなければならず、部品の標準化
が困難である。

本発明はこのような点に着目してなされたものであり、
その目的は比較的小規模の回路構成で所望の短絡防止期
間を精度よく設定できるインバータのアーム短絡防止回
路を提供することにある。

〔課題を解決するための手段〕

上記目的は、短絡防止回路における遅延回路を、読み書
き可能なメモリと入カバッファ、出力ラッチ、及びｎ進
カウンタで構成し、ｎｉｆｆｌリングカウンタによりア
ドレスを周期的に変更しながらメモリに書かれているデ
ータを、まず読み出してから、次に新しいデータを書き
込み、読み出した信号と、もとの信号を合成することに
より達成される。

〔作用〕

メモリから読み出された信号が出力ラッチで保持された
後、入カバッファからメモリのデータバスに信号を送り
、メモリに書き込む。この動作は、メモリの任意のアド
レスについて１回ずつ行われ、アドレスは順次更新され
、周期ｎでくり返す。

従って、入力された信号は、ｎ回だけ遅れて、出力ラッ
チから出力され、この出力信号と全く遅れのない信号と
が合成回路において論理演算が施され、正極アームゲー
ト信号と負極アームゲ−１一信号には共通のオフ期間が
設けられる。

これにより、インバータのアーム短絡を防止することが
できるようになる。

〔実施例〕

以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は、本発明の一実施例を示す構成説明図である。

第１図において、２０１は８１〜Ｓ１２から成る多相入
力信号が加えられる入力バッファ（Ｉ　Ｂ）で、出力イ
ンピーダンスはイネーブル端子ＥＮを選択的に負極性（
Ｏレベル）とすることによりハイインピーダンス出力モ
ードにできる。

これの出力をデータバスＤＢとする。２０５はデータバ
スＤＢに接続されたメモリ（ＲＡＭ）で、アドレスデー
タ端子Ａ　ｏ　−　Ａ　＋の２進データでアドレスを決
め、出力イネーブル端子○Ｅが正極性（１レベル）、書
込みイネーブル端子ＷＥが負極性（０レベル）のとき前
記アドレスのデータをテータバスへ出力する。逆に、Ｏ
ＥがＯレベル，ＷＥが１レベルのとき前記アドレスへ新
しく入力バソファ２０１よりデータを受け取り保管する
。

しかも保管データ量はアドレスバスビット数（２１＝ｎ
）に応じたものと成るように構成された、例えばスタツ
テイク・ランダムアクセスメモリ（ＳＲＡＭ）形のもの
を用いる。２０６はデータバスに接続されたラッチで、
前記，メモリからデータバスへ読み出されたデータ０１
〜０１２をラッチクロツク端子ＣＬが１レベルでラッチ
する系、２０２はクリスタル発振器である。２０３は発
振器２０２の出力信号ＣＫによって動作するシーケンス
デコータＤＥである。前記、入カバッファ出力データＩ
＋〜Ｉ１２と前記メモリ読み出しデータ０１〜０１２が
データバス上で競合しないよう、両データ間にデータバ
スがハイインピーダンスとなる期間を挿入し、まずメモ
リを読み出し，データを２０６でラッチし、次に入カバ
ッファ２０１からデータバスへデータを送出し、メモリ
への書込みを行う。そして、ｎ進リングカウンタをカウ
ン１ヘアップさせ、次のメモリアドレスとする。シーケ
ンスデコーダ２０３では以上の順序シーケンス動作を行
うように構成する。２０４は前記メモリ２０５のアドレ
スを１ステップづつ進めｎステップで一巡させるｎ進リ
ングカウンタで、前記発振器２０２の出力を一担前記シ
ーケンスデコーダ２０３で分周，例えば７分周した信号
パルスＰＣＫを夕ロックとして動作するように構成する
系から成る。一方、２０７は論理回路で、前記、多相入
力信号８１〜Ｓ１２を直接一人力とし、遅延要素３００
を介したし１〜Ｌ１２を他入力とする論理、例えばＳＩ
とＬｌの正極性（１レベル）ＡＮＤによりインバータ正
極アーム素子の駆動信号ＰＬＩを得、前記ＳＬとＬｓの
正極性（１レベル）ＯＲしたものを極性反転によって負
極アーム素子の駆動信号ＮＬＩを得る。

このように構成された装置の動作を第２図のタイミング
チャートを用いて説明する。

第２図において、記号Ｐｃｘは発振器出力、■はシーケ
ンスデコーダ出力、■はメモリのアドレス値をアナログ
化したもの、のは多相入力信号Ｓ１〜Ｓ１２のうち任意
の１相信号ｓ＋．■はデータバス，■は多相ラッチ出力
し１〜Ｌ１２のうち任意の１相ラツチ出力Ｌ＋、　■は
最終出力の任意の１対ＰＬＩ　，　ＮＬｔである。また
、実線はメモリーの読み出し、書込み動作しこ相当した
時間スケールを、破線は時間軸を圧縮してｎ進カウンタ
によるメモリアドレス周期に相当した時間スケールを示
す。そして、ｔ１〜し７はシーケンスデコーダの動作タ
イミング、記号Ｘは任意のメモリーアトレス番号、Ｔ．
はｎ進リングカウンタの任意の周期番号を示す。

以下に、タイミング順に述べる。まず、　■時点で多相
入力信号Ｓｌに変化が生じる。

この時点をｎ進リングカウンタ周期のＴ，番目のメモリ
アドレスＸとする。シーケンデコーダ出カイ言号■のＰ
ＯＥをし１，ｔ．ｚ，ｔ３において、１レベルとし、メ
モリの読み出しを行い、データバスにｏｘを出力する。

この０８は、ｎ進リングカウンタの周期Ｔ．の１つ前の
Ｔ１−１でメモリアドレスＸに書込まれたデータエ、を
出力することになる。この期間にシーケンスデコーダは
ｔｚでＰｃＬを１レベルとし、出力ラッチ２０６のラッ
チクロツク端子ＣＬへ加え、Ｏｘをラッチする。このと
き、ラッチ出力ＬＬにはＬ１に相当する相信号Ｓ１の変
化前の１レベルがラッチされる。次に、シーケンスデコ
ーダ２０３はし４，ｔ．５＋ｊ６＋ｔ７においてＰＥＮ
を１レベルとし、入力バッファ２０１のイネブル端子Ｅ
Ｎに加える。データバスのデータを■。とするとｔ５で
ＰＷＥを１レベルとし、これをメモリ２０５のライトイ
ネーブル端子へ加え、アドレスＸへ新しく１ｘを書込む
。ここで、前名己Ｓ１に相当するメモリデータビットＤ
Ｉに変化後のＯレベルを書込むことになる。そして、シ
ーケンスデコーダ２０３は自己リセットして、スタート
時のｔ１となる。このとき同時にｎ進リングカウンタを
カウントアップし、メモリアドレスをｘ＋１とする。こ
のｘ＋１番目でも前記したアドレスＸ番目と同じシーケ
ンスが繰返される。

そして，このシーケンスの繰返しはアドレスＸｍａｘを
経過し、次のｎ進リングカウンタ周期Ｔ３＋１番目のア
ドレスｎまで行われ、ラッチ出力Ｌ＋　にはＳ．の変化
前のレベル１がラッチされる。

なお、ｎ進カウンタ周期Ｔ，＋１番目のメモリアドレス
Ｘ番目で読み出されるデータはＳＩの変化後の値となる
ため、ラッチ出力Ｌ＋　が０レベルとなり、変化点　■
が生じる。この■以後、多相入力信号Ｓｌが再び変化す
るまで同レベル状態となる。この一連のシーケンスデコ
ーダ２０３とｎ進リングカウンタ２０４の周期的な動作
により、入力信号Ｓ，の変化点のはメモリに書込れた後
、約ｎ進リングカウンタ２０４の１周期Ｔ遅延されラッ
チ出力Ｌ＋　の変化点■とすることが出来る。

最後に遅延しないＳ．と遅延したＬ＋　の論理で合成す
るＰＬＩとＮ　Ｌ　Ｉについて述べる。

ＰＬＩはＰＬｌ＝Ｓｌ’Ｌｌの正論理ＡＮＤで得る。

このため、Ｓｌが１から０へ変化する　■点までＳ＋，
Ｌ＋　ともに１レベルであり、ＰＬｔも１レベルとなり
、■点後はＳＬがＯレベル、Ｌｌが１レベルであるため
Ｐし，は０レベルとなる。一方、ＮＬＩはＮ　ｔ．　ｔ
　＝　Ｓ　Ｉ＋　Ｌ　＋　（７）　Ｎ　Ｏ　Ｒ　テ得る
ため、■点までは前記したようにＳＬ，Ｌｌともに１レ
ベルであり、これらのＯＲ論理後極性反転したＮｌ、，
はＯレベルである。■点後はＳｌがＯレベルとなるがＬ
，は１レベルであるため、前記した論理によりＮ　Ｌ　
＋はまだ０レベルである。そして、■点でＳ＋，Ｌ＋　
ともに０レベルとなるので、ＳとＬ＋のＯＲ論理後極性
反転するＮ　Ｌ　Ｉが１レベルとなる。すなわち、　■
一　■の期間、ＰＬＩ，Ｎ　Ｌ　Ｉが共にＯレベルとな
る短絡動作防止期間が出来る。このときの短絡防止期間
Ｔは、例えば、発振器２０２の出力周波数ｆｃｙ．、シ
ーケンスデコーダ２０３の分周比ｋ．ｎ進リングカウン
タ２０４の進数ｎとすれば となる。なお、ｆｃｘ，ｋの値は使用するメモリのアク
セスタイムなどから決定する。さらにＴが所望の短絡防
止期間になるようにｎを決めることにより、多相入力信
号全ての短，絡防止期間を設けるｋ　　　　　　　　　
　ｋ みで短絡防止期間を設定できる。

ここで、ｆｃｘの分周比ｋはメモリ２０５のアクセスタ
イムなどにより制限され、ｎはメモリ２０５の記憶容量
に依存する。そこで、アクセスタイムが高速でかつメモ
リ容量の大きいものがあれば、アーム短絡防止期間の精
度が向上し、設定範囲も広くなる。

〔発明の効果〕

本発明によれば、比較的小規模の回路構成で、多数台の
インバータの各相の短絡を防止することができ、その期
間も精度よく、しかも簡単に設定変更できるという効果
がある。

例えば、（１）式において、ｆｃｘ＝　１　２ＭＨ　ｚ
　，ｋ＝７，ｎ＝２７とすると、Ｔ＝　（７４．６６±
０．５８）μＳなる短絡防止期間を設けることができる
。設定精度としては±０．５８μｓ　となる。

【図面の簡単な説明】

第１図は本発明の一実旅例を示す構成説明図，第２図は
第１図の動作説明するためのタイミングチャート、第３
図は従来の単安定マルチバイブレー夕を用いたインバー
タの短絡防止回路図である。 ２０１・・・入カバッファ、２０２・・・発振器、２０
３・・・シーケンスデコーダ、２０４・・ｎ進リングカ
ウンタ、２０５・・・メモリ、２０６・・・ラッチ、２
０７ト

Claims (1)

1. 【特許請求の範囲】 １、インバータの制御装置において、原信号を遅延させ
   る回路、前記回路の出力信号と原信号を合成する回路か
   ら成り、前記遅延回路を、読み書き可能なメモリ回路と
   、前記メモリ回路のアドレスを周期的に指定する回路と
   、前記メモリ回路のデータバスに接続した原信号バッフ
   ァ回路及び出力信号ラッチ回路と、前記メモリ回路、バ
   ッファ回路及びラッチ回路のデータ入出力を制御する回
   路で構成したことを特徴とするインバータのアーム短絡
   防止回路。 ２、特許請求の範囲第１項記載の回路において、メモリ
   回路のアドレスを周期的に指定する回路をｎ進リングカ
   ウンタで構成し、ｎを可変にできることを特徴とするイ
   ンバータのアーム短絡防止回路。