JP2973434B2

JP2973434B2 - 多チャンネルパルス幅変調信号発生器

Info

Publication number: JP2973434B2
Application number: JP1201667A
Authority: JP
Inventors: 洋章安藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-08-02
Filing date: 1989-08-02
Publication date: 1999-11-08
Anticipated expiration: 2014-11-08
Also published as: JPH0364210A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、パルス幅変調信号発生器に関し、特にシン
グルチップマイクロコンピュータに内蔵する多チャンネ
ルのパルス幅変調信号発生器に関する。

〔従来の技術〕

現在、多種類の家電製品において、システムコントロ
ーラとして、シングルチップマイクロコンピュータが用
いられている。このシングルチップマイクロコンピュー
タハ、VTR,CD,カセットデッキ等においてシステムコン
トローラとして使用され、キー入力の判別，インジケー
タの表示制御，動作シーケンスの制御に加えてモータ制
御にも用いられている。

VTRでは、ヘッド回転用のシリンダモータ，テープ送
り用のキャプスタンモータとして小型軽量であるため、
直流モータを使用しており、各モータの位相速度制御を
行なっている。加えて、ローディング用モータ，リモコ
ンにより調整可能なボリューム用モータ等、システムの
機能拡大につれ１つのシステムで使用されるモータ数は
増加する傾向にある。これらの直流モータの位相速度制
御は、マイクロコンピュータの制御出力であるディジタ
ル値もしくは、アナログ値に変換してモータを駆動する
ことにより成されている。

通常、民生用システムでは、コスト低減のため構成部
品の部品点数を最小限に抑える必要があり、制御対象と
なるモータを数多く含むシステムでは、多チャンネルの
ディジタルアナログ変換器を内蔵したシングルチップマ
イクロコンピュータが望まれている。

従来、シングルチップマイクロコンピュータ内蔵のデ
ィジタルアナログ変換器には、重み電圧・電流源方式，
抵抗ラダー方式，パルス幅変調方式等があり、中でもパ
ルス幅変調方式のディジタルアナログ変換器は、パルス
幅の分解能（量子化ビット数）により精度を規定できる
ため、所望の精度が得やすく、かつ簡単なディジタル同
期回路により構成でき、かつ低消費電力である等の理由
からIC化に適しているので他の方式に比べ多用されてい
た。

代表的なパルス幅変調信号発生器（以下PWM信号発生
器という）として、パルス発生器と、２進カウンタと、
レジスタと、ナンドゲートによる比較器と、RSフリップ
フロップとにより構成し、RSフリップフロップをセット
後カウンタによる計数を開始し、レジスタに設定された
ディジタル値と、計数値が一致したことを比較器により
検出するとRSフリップフロップをリセットすることによ
り、PWM信号を発生するディジタル・アナログ変換器が
特公昭48−44823により知られている。

しかし、多チャンネルのPWM回路を構成する場合にお
いて、従来のPWM信号発生器は、カウンタ，レジスタ等
でランダム・ロジックにより構成されており、これを単
純に構成するのみでは、構成トランジスタ数が多く、各
トランジスタも大型であるためチップ内に占有するPWM
信号発生器の割合が増大する。即ちハードウェア量が増
加するため、コストが高くなるという問題を生じる。

一方、VTRのチューナ部では、選局動作をパルス幅変
調Ｄ−Ａ変換器により行なっており、分解能12ビット以
上、繰り返し周波数20KHz以上の高精度PWM信号発生器が
要求されているが、通常のPWM信号発生器では、この性
能を実現できない。

このような高精度PWM信号発生器としては、バイナリ
・レート・マルチプライヤ（以下BRMという）付きのPWM
信号発生器が必要である。このBRM付きBWM信号発生器
は、従来の低分解能高繰返し周波数のPWM信号発生器とB
RM回路（所望のアナログ信号をパルスの積算により発生
する回路）を組み合わせて、複数周期のPWMパルスの積
算により高精度を得るように構成したもので、特開昭51
−123501,特開昭58−121827等により知られている。

このようなBWM付きPWM回路では、PWM信号発生器に加
えて更にレジスタ，カウンタ，エンコーダを付加した構
成となり、ハードウェアが増大するため、高精度の多チ
ャンネルPWM信号発生器を構成しようとするとチップ面
積がより増大し、コストアップの問題は差に大きなもの
となる。

〔発明が解決しようとする課題〕

上述した従来のPWM信号発生器は、２進カウンタ，コ
ンペアレジスタ，コンパレータ、RSフリップフロップ等
のランダムロジックで構成されており、ランダムロジッ
ク回路は、構成トランジスタ数も多く、各トランジスタ
も大型であるため、集積回路化するとチップ上でかなり
の面積を占めるのでコストが高くなる。更に、ワンチッ
プ上に複数個のPWM信号発生器を形成しようとすると、
ハードウェア量が更に増大し、よりチップ問題が大きく
なるためコストが上がるという問題があった。

本発明の目的は、このような問題を解決し、構成素子
数が少なく、ハードウェア量を少くした多チャンネルPW
M信号発生器を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、所定クロックを出力するパルス発生
器と、このパルス発生器の出力を計数する計数器と、パ
ルス幅変調信号のパルス幅を規定する比較値を記憶する
複数のレジスタと、これら複数のレジスタの記憶値と前
記計数器のカウント値を比較する比較器とを各チャンネ
ルに備え、複数のパルス幅変調信号を出力する多チャン
ネルのパルス幅変調信号発生器において、前記各レジス
タおよび各比較器が、比較機能をもち内容によりアドレ
ス可能な記憶素子を縦横に網目状に配置した構成とし、
前記各レジスタが、フリップフロップとなる第１、第２
のトランジスタと、この第１、第２のトランジスタの一
対の出力端のドレインからの出力をゲートに供給される
セル選択信号に従って切替えて一対のデータ入出力線に
それぞれ出力する第３、第４のトランジスタとからな
り、前記各比較器が、前記第３のトランジスタの出力端
および前記データ入出力線の一方をゲートに接続した第
５のトランジスタおよびこの第５のトランジスタと直列
接続され前記第２のトランジスタの出力端をゲートに接
続した第６のトランジスタと、前記第４のトランジスタ
の出力端および前記データ入出力線の他方をゲートに接
続した第７のトランジスタおよびこの第７のトランジス
タと直列接続され前記第１のトランジスタの出力端をゲ
ートに接続した第８のトランジスタとからなり、前記第
５、第７のトランジスタの各ドレイン端を共通接続して
データ判別出力線とした回路からなることを特徴とす
る。

また、本発明において、計数器のバッファ回路が、BR
Mエンコーダを含むこともできる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１は本発明の第１の実施例を示すブロック図、第２
図，第３図は第１図に用いられるCMA記憶素子およびコ
ンペアレジスタブロックの回路図、第４図は第１図の動
作を説明するタイムチャートである。第１の実施例のPW
M信号発生器は、プログラム処理を行なう中央処理装置1
01（以下CPUという）に内部データバス100を介して接続
されており、PWM信号発生器の動作及びタイミングを制
御する制御信号とレジスタの選択信号とクロック信号を
出力する動作制御部120と、比較機能を有し、かつ比較
値を記憶するメモリマッピングした４個のコンペアレジ
スタ151〜154からなるコンペアレジスタブロック150
と、内部データバス100上のデータをバッファリング
し、TAのタイミングにて各コンペアレジスタに対してデ
ータを出力する第１のバッファ回路130と、２基準クロ
ック毎に１回インクリメント動作し、オーバーフローに
よりオーバーフロー信号201を発生する２進カウンタ200
と、このカウンタ200のカウント値をバッファリング
し、TBのタイミングにてコンペアレジスタブロック150
に対し計数値を出力する第２のバッファ回路190と、カ
ウンタ200のオーバーフロー信号201によりセットされ各
コンペアレジスタ151〜154の一致信号161〜164によりリ
セットされ出力信号のPWM信号181〜184をそれぞれ出力
するRSフリップフロップ171〜174とにより構成される。
このコンペアレジスタ151〜154は、内容によりアドレス
可能な記憶素子（以下CAMという）で構成される。

各コンペアレジスタ及びRSフリップフロップの機能は
同一であるので、コンペアレジスタ151とRSフリップフ
ロップ171について説明をする。

まず、PWM信号発生器を動作させるには、CPU101が実
行するプログラム処理により内部データバス100を介し
て比較値と制御情報をコンペアレジスタブロック150の
コンペアレジスタ151と動作制御部120とに転送して各々
設定する。動作制御部120は設定された動作指定情報を
基に動作制御信号を発生し、カウンタの動作及び入力ク
ロック信号CLKの選択を行なう。

次に、このPWM信号発生動作を第４図のタイミング図
を参照して説明する。この図は、比較値ｎ−1,n,n＋１
をコンペアレジスタ151に設定して、カウンタ200をスタ
ートさせた場合の動作を示し、特に比較動作により比較
値と計数値の一致を検出するカウントサイクルでの各信
号が示されている。

カウンタ200のカウント動作の基本タイミングは、１
回のカウントアップ動作を２基準クロック時間（以下カ
ウントサイクルという）で行ない、このカウントサイク
ルを分割してカウンタ200の計数動作及び比較動作（以
下比較ステージという）とCPU101のデータアクセス（以
下CPUステージという）として各々１基準クロック時間
を割当てている。すなわち、１カウントサイクルを２つ
のステージに分割し、比較ステージにおいて１回のイン
クリメントを行なう。なお、基準クロック信号を分周し
て、ハイレベル期間においてCPUステージを示すタイミ
グ信号TAと比較ステージを示すタイミング信号TBとを発
生する。

CPU101が内部データバス100を介してコンペアレジス
タ151に比較値を設定する動作はタイミング信号TAのハ
イレベル期間中において、第１のバッファ回路130を動
作させかつ選択信号141をアクティブとすることにより
コンペアレジスタ151を選択し、第１のバッファ回路130
の出力をラッチさせることにより行なう。カウンタ200
の計数値とコンペアレジスタ151に設定した比較値の比
較動作は、タイミング信号TBのハイレベル期間中におい
て、第２のバッファ回路190がバッファリングしたカウ
ンタ200の計数値をコンペアレジスタブロック150に出力
することにより行ない、一致した場合、コンペアレジス
タ151は一致信号161をRSフリップフロップ171に対して
出力する。

次に、コンペアレジスタ151に比較値（ｎ−１）を設
定した場合の出力信号181について説明する。

ここでカウンタ200は説明の都合上、ｍビットのカウ
ンタであるとし、比較値と計数値の関係を2^m＞ｎとす
る。出力信号181は、オーバーフロー信号201の立下がり
エッジに同期してRSフリップフロップ171をセットし
て、ハイレベルとなる。カウンタ200がカウントアップ
してその計数値が（ｎ−１）となった時の比較ステージ
において、コンペアレジスタ151は計数値と比較値が一
致したことを検出し、一致信号161を出力する。出力信
号181は、一致信号161の立下りエッジに同期したRSフリ
ップフロップ171のリセットによるロウレベルとなる。

この動作を繰返すことにより、デューティー比のPWMパルスを出力信号181として出力する。

コンペアレジスタ151にｎ及び（ｎ＋１）を設定した
場合のPWM信号の基本的な発生動作は、（ｎ−１）を設
定した場合と同様であり、一致信号161の出力タイミン
グがカウンタ200の計数値ｎ及び（ｎ＋１）の比較ステ
ージにシフトするだけである。従って、出力信号181の
立下りタイミングがシフトし、比較値にｎを設定した場
合ではデューティー比のPWM信号，（ｎ＋１）を設定した場合では、デューテ
ィー比のPWM信号が得られる。即ち、コンペアレジスタ151の設
定値を変えることにより1/2^mの分解能を有する種々のPW
M信号が出力可能である。

なお、この比較動作はコンペアレジスタ151からコン
ペアレジスタ154を構成するCAMセルの機能により比較ス
テージにおいて４個のコンペアレジスタ同時に比較可能
であるため、各々異なるデューティ比のPWM信号を発生
する多チャンネルのPWM信号発生器が構成できる。

次に、コンペアレジスタを構成する比較機能を有し、
かつ比較値を記憶する内容によりアドレス可能な記憶素
子（CAMセル）について、第２図に示す１ビット（CAMセ
ル）分のセルのトランジスタ構成図を参照して以下に説
明する。

CAMセルは、10個のトランジスタT1,T2,……T10で構成
されており、１ビットの情報を記憶することができる。
真値と否定値との入出力線D,及びセル選択信号線S,デ
ータ判別出力線Ｃを有している。電源V_DDと接地との間
に直列に接続されたトランジスタT1,T2,T3,T4は入力デ
ータに基づき反転可能なフリップフロップ回路を構成し
ており、このフリップフロップ回路の反転状態により１
ビットの情報を記憶する。この構成のセルから記憶され
ている情報を読出す場合にはセル選択信号をセル選択信
号線Ｓに供給してトランジスタT5,T6を導通状態にして
フリップフロップ回路に記憶されているデータをデータ
入出力線D,に読出す。

これに対してセルに情報を書込む場合には、データ入
出力線D,に書込むべき情報の真値と否定値を供給し、
セル選択信号を発生し、これをセル選択信号線に供給
し、トランジスタT5,T6を導通させ、前述のように書込
むべきデータを供給してフリップフロップ回路の状態を
書込むべきデータに対応した状態に設定する。

ここでセルに論理値“1"を記憶させる場合には、トラ
ンジスタT1,T2の接続点を高レベルに移行させ、トラン
ジスタT3,T4の接続点を低レベルに移行させる。一方、
論理値“0"を記憶させる場合には、これとは逆にトラン
ジスタT1,T2の接続点を低レベルに、トランジスタT3,T4
の接続点を高レベルに各々移行させる。

また、接地からデータ出力線Ｃへの間に直，並列に移
設された４個のトランジスタT7〜T10は、セルの記憶内
容を判別するためのものであり、データ入出力線D,及
びセルの記憶値に対応してオン，オフ状態が変化し、こ
の変化状態はデータ判別出力Ｃも含めて、次の第１表に
示される。

ここでデータ判別出力Ｃの接地電位状態を論理値
“0"、導通なしの状態を論理値“1"とすると、データ入
出力線D,に反転した論理値の信号を印加した場合に
は、データ判別出力Ｃにデータ入出力信号Ｄとセル記憶
値との不一致を示す排他的論理和信号が得られ、比較を
判定させることができる。これらデータ入出力線D,に
ともに論理値“0"を印加した場合には、セル記憶値によ
ることなく、一致した時と等価な論理値“1"が得られ、
記憶内容との比較判定の対象から外すことができる。ま
た、データ入出力線D,ともに論理値“1"を印加した場
合には、セル記憶値によることなく論理値“0"が得ら
れ、無条件に不一致の判定結果を出力させることができ
る。

この第２図のCAMセルを行と列の構造に配置してデー
タ判別出力Ｃを並列出力することによって語として内容
判定が可能なコンペアレジスタ151〜154が実現される。

第３図は第１図のコンペアレジスタブロック150にお
ける素子配列と第１のバッファ回路130と第２のバッフ
ァ回路190の構成を示す回路図である。このレジスタブ
ロックでは、CAMセル配列の１行をコンペアレジスタ１
本分に対応させている。一致信号161〜164は、第１図と
同一の信号である。

４個のトランジスタT31〜T34は、並列に接続される各
データ記憶セルのデータ判別出力Ｃの負荷であり、対応
するデータのすべてのセルにおける判別出力Ｃが導通な
し状態の時に論理値“1"を一致信号161〜164として発生
させる。従っていずれかのセルで不一致の判定がなさ
れ、判別出力に接地電位が出力されれば論理値“0"は、
一致信号161〜164のいずれかに発生する。

第１のバッファ回路130は、CPU101がデータを書込ん
で設定する時、タイミングTAのハイレベル期間で動作
し、記憶セルの１列につき２本のデータ入出力線を介し
て書込みデータの転送を行なう。第１のバッファ回路13
0は、10個のインバータI₁〜I₁₀と10個のトランジスタT1
1〜T20により構成する。インバータI₁〜I₅の出力は各ビ
ットに対応するCAMセルに入力データバー信号として
印加する信号を作成し、インバータI₆〜I₁₀の出力は、
インバータI₁〜I₅の出力を入力信号として再び反転し、
入力データ信号Ｄとして各CAMセルに印加する。また、
トランジスタT11からトランジスタT20は、入力データを
CAMセルに印加するタイミングの制御ゲートであり、タ
イミング信号TAのハイレベル期間オンし、入力データ信
号Ｄと入力データ・バー信号を各CAMセルに印加す
る。

同様に、バッファ回路190は記憶値と計数値を比較す
る時カウンタ200の計数値をバッファリングし、タイミ
ング信号TBのハイレベル期間で動作し、記憶セルの１列
につき２本のデータ入出力線に対し計数値を出力する。

第２のバッファ回路190は、10個のインバータI₁₁〜I
₂₀と10個のトランジスタT21〜T30とにより構成され、イ
ンバータI₁₆〜I₂₀の出力は、各ビットに対応するカウン
タ200のカウント信号を反転し、各CAMセルに入力データ
・バー信号として印加する。インバータI₁₁〜I₁₅は、
インバータI₁₆〜I₂₀によって反転した計数値を再び反転
し、入力データ信号Ｄとして各CAMセルに印加する。ト
ランジスタT21〜T30はカウント値をCAMセルに印加する
タイミングの制御ゲートであり、タイミング信号TBのハ
イレベル期間オンし計数値を入力データ信号Ｄとして、
また計数値の反転値を入力データ・バー信号として各
CAMセルに印加する。

従って、タイミング信号TAのハイレベル期間中は、CP
U101がコンペアレジスタに対してデータアクセスを行な
うCPUステージとなり、またタイミング信号TBのハイレ
ベル期間中は、カウンタ200の計数値とコンペアレジス
タに記憶した比較値を比較する比較ステージとして規定
される。

また、前述したようにコンペアレジスタブロック150
は複数のCAMセルにマトリクス構造の配置によることか
ら、比較ステージにおいて各コンペアレジスタに設定し
た比較値とカウンタ200の計数値の比較動作を同時に行
うことが可能となる。

以上、PWM信号発生器において、比較機能を有し、か
つ比較値を記憶する記憶素子（CAMセル）をマトリクス
構造に配置することにより、複数のコンペアレジスタが
形成可能となる。従って、バッファ回路とカウンタの共
有により、ハードウェア量を抑えた多チャンネルのPWM
信号発生器が構成できる。

第５図は本発明の第２の実施例を示すブロック図であ
る。本実施例は、多チャンネルのBRM付きPWM信号発生器
であり、第１の実施例に対して第３のバッファ回路210
と第２のコンペアレジスタブロック220とBRMエンコーダ
260と第２のカウンタ270とパルス制御回路240とを付加
した構成となっている。

第２のコンペアレジスタブロック220は、第１のコン
ペアレジスタブロック150の設定値により発生するPWM信
号に対しBRMパルスを付加するための設定値を記憶する
レジスタアレイであり、メモリマッピングした各々コン
ペアレジスタの下位221〜224から構成される。このコン
ペアレジスタブロック220も第１のコンペアレジスタブ
ロック150と同様に、CAMセルにより構成されている。

第２のカウンタ270は、カウンタ200のオーバーフロー
信号に同期して計数動作を行なう２進カウンタであり、
BRMエンコーダ260は、カウンタ270の計数値をエンコー
ドし、比較ステージの時コンペアレジスタブロック220
に対して出力する。

パルス制御回路240は、コンペアレジスタブロック150
の各コンペアレジスタの一致信号161〜164とコンペアレ
ジスタブロック220の各コンペアレジスタの一致信号221
〜224とカウンタ200のオーバーフロー信号201とを入力
とし、PWM信号の生成ならびにパルス幅の引伸ばし制御
を行ない、出力信号251〜254を発生する。

各コンペアレジスタの機能及びパルス制御回路中の各
信号に対する制御は第１図と同一であるので、コンペア
レジスタの下位221に着目してビット数が４の場合の説
明をする。

なお、第１のBRM付きPWM信号発生器を動作させるため
の制御データの設定動作及び動作制御信号の発生につい
ては第１の実施例と同様であり、従ってコンペアレジス
タ151及びコンペアレジスタ221に対する比較値の設定
は、前述の動作制御信号に基づき両レジスタのビット幅
の和に等しいバス幅の内部データバス100を介して同タ
イミングで行なう。

BRMエンコーダ260は、カウンタ270の計数値に対応し
てコンペアレジスタの下位221を構成するCAMセルの入力
データ信号Ｄ及び入力データバー信号として印加する
信号を発生しており、そのエンコード信号の対応表は、
第２表に示すとおりである。

この表では、カウンタ270のカウント値を最下位ビッ
トからC₀,C₁,C₂,C₃、コンペアレジスタの下位221の各ビ
ットを最下位ビットからB₀,B₁,B₂,B₃で表現している。

コンペアレジスタの下位221を構成する各CAMセルは、
第２図に示した様に、入力データ信号Ｄに“1"を、入力
データバー信号に“0"を印加することにより、各ビッ
ト毎に“1"が記憶されていることを判定できる。また、
入力データ信号Ｄ及び入力データバー信号ともに“1"
を印加することによりCAMセルに記憶したデータを比較
の対象外とすることができる。

従ってコンペアレジスタの下位221の第３ビットB₃は
カウンタ270の計数値1,3,5,7,9,11,13,15の時比較さ
れ、第２ビットB₂は計数値2,6,10,14の時比較され、第
１ビットB₁は計数値4,12の時比較され、第０ビットB₀は
計数値８の時比較される。つまり第ｋビット目は2^k回比
較されるタイミングが存在することになる。また、該当
ビットのセルに“1"に記憶されていたならば、その比較
タイミングで一致信号が出力されることになる。

例えば、コンペアレジスタの下位221に比較値として1
000B（以下２進数の表現であることをＢで示す）,0100
B,0010B,0001Bを設定した場合の第２のカウンタ270の計
数値と一致信号231Aの対応関係を表えすタイミング図
は、第６図に示すようになる。

このタイミング図の一致信号231を発生する理論は以
下の論理式で示される。

従って、比較値の複数ビットが論理値“1"である場合
は、前述の理論式の様に各一致信号の論理和がとられた
一致信号231が出力される。

第７図はBRMエンコーダ260の回路を示すブロック図で
ある。このBRMエンコーダ260は、４個のインバータ21〜
23と、３個のナンドゲート24〜26と８個のトランジスタ
T40〜T47で構成される。ここで各信号D₀〜D₃はCAMセル
の入力データ信号Ｄ線に接続され、信号▲▼〜▲
▼は入力データバー信号線に接続される信号を表し
ている。インバータ21は、第２のカウンタ270の第０ビ
ットの出力信号を反転し▲▼信号として出力する。
ナンドゲート24は第０ビットの反転信号と第１ビットの
出力信号を入力とし論理積を取り反転した信号を▲
▼信号として出力し、インバータ22は、第１ビットの出
力信号を反転する。ナンドゲート25は、第０ビットの反
転信号と第１ビットの反転信号と第２ビットの出力信号
を入力とし、論理積を取り反転した信号を▲▼信号
として出力する。インバータ23は第２ビットの出力信号
を反転する。ナンドゲート26は、第０ビットの反転信号
と第１ビットの反転信号と第２ビットの反転信号と第３
ビットの出力信号を入力とし、論理積を取り反転した信
号を▲▼信号として出力する。ここで、D0〜D3信号
は、CAMセルにおいて“1"を判定させるため、常にハイ
レベルとなるように電源V_DDに接続している。

このような回路により、第２表に示した各エンコード
信号を発生している。

また、トランジスタT40〜T47は、第２のカウンタ270
の計数値に対応するエンコード信号を各CAMセルの入力
データ信号Ｄ線及び入力データバー信号線に対して印
加するタイミングを制御するゲートであり、タイミング
信号TBのハイレベル期間中オンし、各CAMセルに対して
エンコード信号を出力する。

第８図は第５図のパルス制御回路240のブロック図で
ある。このパルス制御回路240は、RSフリップフロップ3
0〜33と、アンドゲート34〜37と、Ｄフリップフロップ3
8〜41と、オアゲート42〜45により構成される。

RSフリップフロップ30〜33は、カウンタ200のオーバ
ーフロー信号201によりタイミング信号TBの立下がりエ
ッジに同期して各々セットされ、コンペアレジスタ151
〜154の一致信号161〜164によりタイミング信号TBの立
下りエッジに同期して各々リセットされる。アンドゲー
ト34〜37は、RSフリップフロップ30〜33の出力信号と、
コンペアレジスタの下位221〜224の一致信号231〜234を
各々入力として各論理積をとりＤフリップフロップ38〜
41に対して各々出力する。

Ｄフリップフロップ38〜41は、アンドゲート34〜37の
出力信号を各々入力とし、タイミング信号TBの立下りエ
ッジでＤ入力の全状態をラッチし次の立ち下がりエッジ
まで保持する。オアゲート42〜45は、RSフリップフロッ
プ30〜33の出力信号のＤフリップフロップ38〜41の出力
信号を各々入力とし、その論理和を取り、出力信号251
〜254を各々出力する。

次に、第９図のタイミング図を参照してBRMつきPWM信
号発生器の動作について、コンペアレジスタ151の設定
値がｎ、コンペアレジスタの下位221の設定値が1000Bの
場合を説明する。

カウンタ200は、比較ステージを示すタイミング信号T
Bの立下がりエッジに同期して計数値のインクリメント
動作を行ない、第２のカウンタ270は、カウンタ200のオ
ーバーフロー信号201の立下りエッジに同期して計数値
のインクリメント動作を行なう。

なお、第９図サイクルの項目におけるハッチングは比
較ステージであることを示している。

カウンタ200がｎを計数した時の比較ステージにおい
て、コンペアレジスタの設定値と計数値の一致を検出
し、タイミング信号TBのハイレベル期間中の一致信号16
1を出力する。

第２のカウンタ270の計数値が“0"の時、出力信号251
はオーバーフロー信号201の立下りエッジに同期してハ
イレベルとなり、一致信号161の立下りエッジに同期し
てロウレベルとなり、デューティー比のPWM信号を出力する。

次に、第２のカウンタ270が“1"を計数し、かつカウ
ンタ200の計数値が“0"の比較ステージにおいて、コン
ペアレジスタの下位221の設定値と第２のカウンタ270の
計数値の一致を検出すると、タイミング信号TBのハイレ
ベル期間（比較ズテージ）中、一致信号Ａを出力し、カ
ウンタ200がオーバーフローするまでの各比較ステージ
毎に出力する。

カウンタ200の計数値“n"の比較ステージにおいてコ
ンペアレジスタ160Aの設定値と計数値の一致の検出によ
る一致信号161が立下る時、一致信号231により出力信号
251のパルス幅の引伸し制御が行なわれる。

第９図に示した様に一致信号231がハイレベルでかつR
Sフリップフロップ30ん出力信号Ｑがハイレベルの時、
アンドゲート34の出力はハイレベルとなり、Ｄフリップ
フロップ38はタイミング信号TBの立下りエッジに同期し
てＤ入力の前状態をラッチし、次の立下りエッジまで保
持し、Ｑ信号として出力する。

従って、前述の状態において一致信号161がタイミン
グ信号TBの立下りエッジに同期してハイレベルからロウ
レベルに立下ると、RSフリップフロップ30はリセットさ
れ、Ｑ信号はロウレベルとなり、そのためアンドゲート
34の出力信号がロウレベルとなる。この時、Ｄフリップ
フロップ38はＤ入力の前状態ハイレベルをラッチし次の
TBの立下りエッジまで（出力信号251においてハッチン
グで示す時間）保持し、Ｑ信号として出力する。

従って、一致信号231がハイレベルで、かつ一致信号1
61がハイレベルからロウレベルに変化する時、出力信号
251は、タイミング信号TBの１クロック分ハイレベル期
間が引伸ばされる。従って、BRMエンコーダ260により決
定されるタイミング毎に該当ビットの記憶値が“1"であ
れば、出力信号を引伸ばされることになる。カウンタ20
0がｍビット、第１のコンペアレジスタ値がｎ、第２の
カウンタ270が２ビット、第２のコンペアレジスタ値が
ｋの場合、デューティ比の信号を出力信号として発生するのと同じ効果をもつ。

本実施例の多チャンネルBRM付きPWM信号発生器は、コ
ンパレータとレジスタを比較機能を有するCAMセルによ
り構成するコンペアレジスタブロックとすることによ
り、カウンタ及びエンコーダを各１ユニット付加するだ
けで、多チャンネルかつ高精度のPWM信号発生器が構成
できる。従って、チップ面積の増大によるコストアップ
の問題を最小限に抑えた形で多チャンネルのBRM付きPWM
信号発生器を形成することが可能となる。

第10図は本発明の第３の実施例を示すブロック図であ
る。本実施例の多チャンネルのBRM付きPWM信号発生器
は、第１図，第５図に対して選択回路320とモードレジ
スタ300とを付加し、CAMセルアレイより成る単一のコン
ペアレジスタブロック150aとパルス制御回路310が異な
っている。

本実施例は、CPU101に対してメモリ102と同様にバス
幅８ビットの内部データバス100が接続され、動作制御
部110と動作制御レジスタ111を含むモードレジスタ300
と、バッファ回路130と、コンペアレジスタ150と、パル
ス制御回路310と、選択回路320と、バッファ回路190
と、BRMエンコーダ260と、２進カウンタ200,270とによ
り構成される。

CPU101は、メモリ102を格納した命令を内部バス100を
介してフェッチし、フェッチした命令をデコードし実行
することにより、設定データを内部バス100を介して動
作制御レジスタ111とモードレジスタ300に対して転送し
設定する。動作制御部110は、この内部に含まれる動作
制御レジスタ111の設定データに基づいてPWM信号発生器
の動作及びタイミングを制御するクリア信号と基準クロ
ック信号127と、この基準クロック信号127を２分周して
CPUステージ信号128（以下TAという）と、CPUステージ
信号128の反転信号である比較ステージ信号129（以下TB
という）と６本のレジスタ選択信号121〜126とを出力す
る。

モードレジスタ300は３ビット構成のレジスタであ
り、PWM信号（以下BRMパルスを付加しないPWM信号PWM信
号という）及びBRMパルス付加PWM信号の出力を指定し、
第２ビットに対応した制御信号301から第０ビットに対
応した制御信号303をパルス制御回路310に対して出力す
る。バッファ回路130は、CPU101が命令実行により内部
データバス100上にのせた設定データをTAのハイレベル
のタイミングでバッファリングし、コンペアレジスタブ
ロック150aに対して出力し、コンペアレジスタブロック
150aはメモリマッピングしたCAMセル構成の６個のコン
ペアレジスタ151からコンペアレジスタ156により成り、
コンペアレジスタ151〜156は比較値を記憶し、記憶した
比較値と入力データとの比較を行ないデータの一致によ
って一致信号161〜166を出力する。カウンタ200はクリ
ア信号120によりカウント値“0"にクリアされ、基準ク
ロック信号127の２クロック毎に１回のインクリメント
動作を行なう（以下カウントサイクル）。ｍビット構成
の２進カウンタであり、“2^m−1"の計数値を格納してい
る期間中にハイレベルとなるタイミング信号211を発生
する。

カウンタ270は、クリア信号120によりカウント値“0"
にクリアされ、カウンタ200のオーバーフローに同期し
て１回のインクリメント動作を行なうｍビット構成の２
進カウンタであり、バッファ回路190は、TBのハイレベ
ルのタイミングでカウンタ200の計数値をバッファリン
グして選択回路180に対して出力する。

BRMエンコーダ260は、TBのハイレベルのタイミングで
カウンタ270の計数値をエンコードし、選択回路320に対
してｍビットのエンコード信号を出力し、選択回路320
はタイミング信号211がロウレベルの期間中バッファ回
路190の出力値を選択し、ハイレベルの期間中BRMエンコ
ーダ260の出力値を選択してコンペアレジスタブロック1
50に出力する。

次に本実施例の動作説明の前に、出力可能なPWM信号
及びBRMパルス付加PWM信号の出力チャンネル数の組合せ
について、第11図の対応図により説明する。

PWM信号及びBRMパルス付加PWM信号の出力チャンネル
数の指定は、モードレジスタ300の設定により行う。PWM
信号は、１本のコンペアレジスタが出力する一致信号に
より生成され、BRMパルス付加PMW信号は２本のコンペア
レジスタが出力する一致信号により生成される。

第11図において、本実施例のコンペアレジスタブロッ
ク150中の２本のコンペアレジスタが出力する一致信号
対毎に、モードレジスタ300の各ビット設定値と出力チ
ャンネル数の組合せが示されている。

第11図に示したように、モードレジスタ300に“000"
を設定することにより最大６チャンネルのPWM信号が得
られ、“111"を設定することにより最大３チャンネルの
BRMパルス付加PWM信号が得られる。また、任意の２ビッ
トを“1"に設定することにより２チャンネルのPWM信号
と２チャンネルのBRMパルス付加PWM信号が得られ、任意
の１ビットを“1"に設定することにより、４チャンネル
のPWM信号と、１チャンネルのBRMパルス付加PWM信号が
得られる。

従って、モードレジスタ300の設定により、PWM信号と
高分解能なBRMパルス付加PWM信号の出力チャンネル数を
任意の組合せとして指定できるため、多チャンネルのBR
M付きPWM信号発生器の応用において汎用性が高まる。

本実施例のCAMセルは、第２図と同じであり、このCAM
セルを行と列の構造に配置してデータ判別出力Ｃを並列
出力することに依って語として内容判定が可能なコンペ
アレジスタ151からコンペアレジスタ156が実現される。

第12図は第10図のペアレジスタブロック150aにおける
素子配列図である。ここでB₀からB₃はコンペアレジスタ
の第０ビットから第３ビットに対応しており、各コンペ
アレジスタが４ビット構成である場合を示す。このレジ
スタブロックではCAMセル配列の１行をコンペアレジス
タ１本分に対応させ、一致信号161〜166は第10図と同一
の信号を示し、６個のトランジスタT31〜T36を用いたも
のである。

次に、PWM信号及びBRMパルス付加PWM信号生成のため
の回路構成及び動作については、モードレジスタ300の
各ビット毎に対応して同一であるため、第０ビットに
“0"と“1"を設定した場合について説明する。

まず、パルス制御回路310の回路構成について第13図
を用いて説明する。このパルス制御回路310は、パルス
制御ブロック311〜316とタイミング制御信号生成ブロッ
ク317とで構成する。タイミング制御信号生成ブロック3
17はタイミング信号201により全てのパルス制御ブロッ
クに共通なPWM信号の主パルスのセット及びリセットの
タイミングを制御する信号を生成し出力する。タイミン
グ制御信号生成ブロック317は、Ｄフリップフロップ75,
76と、インバータ55とからなり、Ｄフリップフロップ75
はタイミング信号201を入力しTBの立上りエッジで入力
信号をラッチしＤフリップフロップ76に対して出力し、
インバータ55は、Ｄフリップフロップ75の反転信号を全
パルス制御ブロック311〜316に対して出力し、Ｄフリッ
プフロップ76はTAの立上りエッジで入力信号をラッチし
全パルス制御ブロックに対して出力する。

パルス制御ブロック311〜313は、PWM信号又はBRMパル
ス付加PWM信号を生成する同一構成の回路ブロックであ
り、インバータ51〜53と、ORゲート61,62と、NANDゲー
ト64,65と、ANDゲート59と、Ｄフリップフロップ71,72
とから構成される。

インバータ51は、一致信号161を入力して反転信号をN
ANDゲート64に対して出力し、ORゲート61はＤフリップ
フロップ72の出力とＤフリップフロップ76の出力を入力
とし、論理和信号をNANDゲート64に対して出力する。NA
NDゲート64はORゲート61の出力信号とインバータ51の出
力信号とインバータ55の出力信号を入力とし、論理積信
号の反転信号をNANDゲート65に対して出力する。ANDゲ
ート59は、一致信号164とモードレジスタ300の第０ビッ
トの出力信号を入力とし、論理積信号をインバータ52に
対して出力し、インバータ52はANDゲート59の出力信号
を入力し、反転信号をORゲート62に対して出力し、ORゲ
ート62はインバータ52の出力信号とインバータ55の出力
信号を入力し、論理和信号をNANDゲート65に対して出力
する。NANDゲート65はNANDゲート64の出力とORゲート62
の出力を入力とし、論理積信号の反転信号をＤフリップ
フロップ71に対して出力する。

Ｄフリップフロップ75は、NANDゲート65の出力信号を
入力し、TBの立上りエッジで入力信号をラッチし、Ｄフ
リップフロップ72に対して出力する。Ｄフリップフロッ
プ72は、Ｄフリップフロップ71の出力信号を入力とし、
TAの立上りエッジで入力信号をラッチし、ORゲート61に
対して出力する。

インバータ53は、モードレジスタ300の第０ビットの
出力信号を入力とし、反転信号をパルス制御ブロック31
4に対して出力する。またパルス制御ブロック314〜316
はPWM信号を生成する回路ブロックであり、同一の回路
構成である。パルス制御ブロック314は、インバータ54,
56と、ORゲート63と、NANDゲート66と、Ｄフリップフロ
ップ73,74とにより構成される。

インバータ54は、一致信号164を入力し、その反転信
号をNANDゲート66に対して出力し、オアゲート63はＤフ
リップフロップ74の出力と、Ｄフリップフロップ76の出
力を入力し調理和信号をNANDゲート66に対して出力す
る。NANDゲート66はORゲート63の出力信号とインバータ
54の出力信号とインバータ55の出力信号を入力し、論理
積信号の反転信号をインバータ56に対して出力し、イン
バータ56はNANDゲート66の出力信号を入力し、反転信号
をＤフリップフロップ73に対して出力する。Ｄフリップ
フロップ73はインバータ56の出力信号を入力し、TBの立
上りエッジで入力信号をラッチし、Ｄフリップフロップ
74に対して出力する。Ｄフリップフロップ74は、Ｄフリ
ップフロップ73の出力信号を入力し、TAの立上りエッジ
で入力信号をラッチしORゲート63に対して出力する。

次にPWM信号についてパルス制御回路310の動作を中心
に第14図のタイミング図を参照して説明する。このタイ
ミング図では、モードレジスタ300の第０ビットを“0"
に設定し、コンペアレジスタ151に各々“0",“n",“2^m
−1"を設定した場合のPWM信号の出力動作を示すタイミ
ングチャートであり、第13図のパルス制御回路310の各
信号も合せて示している。特に、CAMセルによる構成し
たコンペアレジスタ151の比較動作により比較値とカウ
ンタ200の計数値の一致を検出するカウントサイクルに
ついて示している。

本実施例の多チャンネルのBRM付きPWM信号発生器を動
作させるには、まずCPU101が予めメモリ102に格納した
命令をフェッチし、デコードして実行することにより、
比較値と制御情報と設定値を内部データバス100を介し
てコンペアレジスタ151と動作制御レジスタ111とモード
レジスタ300とに転送して各々データを設定する。動作
制御レジスタ111とモードレジスタ300に対するデータの
設定動作は、CPU101の命令実行によりTAのハイレベルの
タイミングでCPU101が内部データバス100を介して各々
のデータを書込むことにより行なう。

コンペアレジスタ151に対する比較値の設定動作は、C
PU101の命令実行によりCPU101が内部データバス100にの
せた比較値をTAのハイレベルのタイミングでバッファ回
路130を動作させて取り込むと同時に、動作制御部110が
出力する選択信号121をアクティブとすることにより、
コンペアレジスタ151を選択し、バッファ回路130の出力
をラッチさせることにより行なう。

動作制御部110は、動作制御レジスタ111の動作指定情
報を基にカウンタの動作及び基準クロック信号127の選
択を行ない、動作制御信号を発生すると同時にクリア信
号120によってカウンタ200,270をクリアした後カウンタ
200の計数動作を開始させる。

カウンタ200の計数値とコンペアレジスタ151の設定値
との比較動作は、タイミング信号201がロウレベルの期
間において選択回路320にバッファ回路190の出力値を選
択させ、TBがハイレベルのタイミングにおいてバッファ
回路190がバッファリングしたカウンタ200の計数値をコ
ンペアレジスタブロック150に対して出力することによ
り行なう。これらが一致した場合、コンペアレジスタ15
1は、一致信号161をパルス制御回路310に対して出力す
る。

即ち、本実施例の多チャンネルのBRMパルス付きPWM信
号発生器は、カウンタ200のカウントサイクルを分割し
たCPUステージ信号128と比較ステージ信号129の各ハイ
レベル期間において、各々CPU101のデータ設定動作及び
カウンタ200の計数動作と比較動作を時分割に行なって
いる。

コンペアレジスタ151に比較値“n"を設定した場合の
出力信号171について説明する。ここで“n"の値は、０
＜ｎ＜2^m−１であるとする。モードレジスタ300の第０
ビットが“0"に設定されているため、制御信号303はロ
ウレベルであり、従ってORゲート631の出力はハイレベ
ル固定である。カウンタ200の格納値が“2^m−1"の時、
タイミング信号201はTBの立上りエッジ同期してハイレ
ベルとなる。タイミング信号201が立下ると、インバー
タ55の出力はTBの立上りエッジに同期してハイレベルと
なる。

また、Ｄフリップフロップ76の出力信号は、第14図に
示したT1の比較ステージにおいてハイレベルであるた
め、ORゲート61の出力がハイレベルとなる。ここでＤフ
リップフロップ75の出力信号はロウレベルであるため、
インバータ55の出力信号はハイレベル、かつ一致信号16
1がロウレベルであるため、NANDゲート64の出力はロウ
レベルとなり、第14図中に示したT1の比較ステージにお
いてNANDゲート65の出力はハイレベルとなる。従って、
次段のＤフリップフロップ71は、第14図中に示したT1の
比較ステージのTBの立上りエッジでハイレベルをラッチ
し、従って出力信号17は第14図中に示したT1のTBの立上
がりエッジに同期してハイレベルとなる。

次に、カウンタ200がカウントアップし“n"を計数し
て格納している時、第14図中に示したT2の比較ステージ
のTBの立上りエッジに同期して一致信号161はハイレベ
ルとなる。

従って、第13図のインバータ51の出力がロウレベルと
なり、NANDゲート64の出力がハイレベルとなるため、NA
NDゲート65の出力はロウレベルとなる。Ｄフリップフロ
ップ71は第14図中に示したT2のTBの立上りエッジに同期
してロウレベルをラッチする。従って出力信号171は第1
4図中に示したTDのTBの立上りに同期してロウレベルと
なる。この動作を繰返すことにより、デューティ比のPWMパルスを出力信号171として出力する。

次に、コンペアレジスタ151に“0"を設定した場合に
ついて説明する。この場、第14図中に示したT1のTBの立
上りエッジに同期してタイミング信号201が立下ると、
同タイミングで一致信号161はハイレベルとなるため第1
3図中に示したNANDゲート64の出力は、ハイレベルに固
定される。ここでORゲート62の出力はハイレベル固定で
あるためNANDゲート65の出力はロウレベルとなり、Ｄフ
リップフロップ71は第14図中にしたT1のTBの立上りエッ
ジに同期してロウレベルをラッチする。従って、出力信
号171はロウレベルのまま変化せず、デューティ比０％
のPWM信号を出力する。

次に、コンペアレジスタ151に“2^m−1"を設定した場
合について説明する。第14図中に示したT1Tの比較ステ
ージにおける出力信号171のセット動作については、コ
ンペアレジスタ151に“n"を設定した場合と同様である
ため説明を省略する。

第14図中に示したT3の比較ステージにおけるTBの立上
りエッジに同期して、一致信号161とタイミング信号201
は同時にハイレベルとなり第13図中に示したNANDゲート
64の出力はハイレベルとなる。ここでORゲート62の出力
はハイレベル固定であるため、NANDゲート65の出力はロ
ウレベルとなり、Ｄフリップフロップ71は第14図中に示
したT3のTBの立上がりエッジに同期してロウレベルをラ
ッチし、従って出力信号171は、ロウレベルとなる。

この動作を繰返すことにより、デューティ比のPWMパルスを出力信号171として出力する。

以上示した様に、コンペアレジスタ151に設定する比
較値を変える事により、の分解能で種々のデューティ比を有するPWM信号が出力
可能である。

また第13図中に示したパルス制御ブロック311のORゲ
ート62の出力は、モードレジスタ300の第０ビットが
“0"で制御信号303がロウレベルであることよりハイレ
ベル固定である。従って、パルス制御ブロック314のイ
ンバータ56は、パルス制御ブロック311のNANDゲート65
と論理的に同一の動作となる。即ち制御信号303がロウ
レベルであり、ANDゲート60の一方の入力が常にハイレ
ベルとなるため、Ｄフリップフロップ73の出力が出力信
号254として出力される。従って、パルス制御回路314
は、一致信号164によりパルス制御回路311と同様に動作
しPWMパルスを出力信号254として出力する。

なお、パルス制御回路311の比較動作は、全てのパル
ス制御回路において同様であり、かつコンペアレジスタ
ブロック150の６個のコンペアレジスタは、CAMセル構成
であることより比較ステージで同時に比較することが可
能である。従って、モードレジスタ300に“000B"を設定
し、各々のコンペアレジスタに異なる比較値を設定する
ことにより、異なるデューティ比のPWM信号を同時に最
大６チャンネル出力することが可能である。

次に、モードレジスタ300の第０ビットを“1"に設定
して、BRMパルス付加PWM信号の出力動作について説明す
る。

まず、BRMエンコーダ260が、コンペアレジスタ154に
対して出力するエンコード信号とカウンタ200の計数値
との対応表は第２表と同じである。この場合、コンペア
レジスタの下位221をコンペアレジスタ154とし、一致信
号231を一致信号164とすればよく、コンペアレジスタ15
4の各ビットを最下位ビットからB₀,B₁,B₂,B₃で表現して
いる。▲▼，▲▼，▲▼，▲▼はB₀と
同値もしくは反転値であり、CAMセルに記憶したデータ
に対して比較動作を行なわせる入力信号である。これら
の入力値の組合せによりコンペアレジスタ154の各ビッ
トに対する比較が可能となる。この表の様に“B_n",“▲
▼”（０≦ｎ≦３）が“1",“1"の時、コンペアレ
ジスタ154に記憶したデータを比較の対象外とし、“1",
“0"の時、コンペアレジスタ154の第ｎビットの記憶デ
ータが“1"であるか、どうかを比較する。

従って、コンペアレジスタ154に設定した比較値の複
数ビットが論理値“1"である場合は、前述の論理式にお
いても示されるように各一致信号の論理和上がとられた
一致信号164が出力される。次にBRMパルス付加PWM信号
発生時の、PWM信号主パルスのセット，リセット判定の
タイミングとBRMパルスを付加するか否かの判定を行な
うタイミングについての説明をする。

第15図は第10図の選択回路320の回路図であり、最下
位ビットからB₀〜B₃で表す４ビット構成として示してい
る。この選択回路320は、インバータ57とANDゲートA1〜
A17の16個のANDゲートとORゲートA20〜A27の８個のORゲ
ートにより構成される。

インバータ57は、タイミング信号201を入力とし反転
信号を出力する。ANDゲートA10〜A17の８個のANDゲート
は、BRMエンコーダ260の出力とタイミング信号201とを
入力とし、各ビット毎の論理積信号をORゲートAD0〜A27
の８個のORゲートに対して出力する。８個のANDゲートA
1〜A9は、バッファ回路190の出力とタイミング信号201
の反転信号を入力とし、各ビット毎の論理積信号を８個
のORゲートA20〜A27に対して出力する。

次に、選択回路320の選択タイミングについて説明す
る。

ここで、各ビット毎の動作は同一であるため、ANDゲ
ートA1とANDゲートA10とORゲートA20による第３ビット
を構成する２入力信号の内のB3にのみ着目して説明をす
る。タイミング信号201がハイレベルでかつTBがハイレ
ベルの時ANDゲートA10の出力はBRMエンコーダ260の出力
値となる。

この時、ANDゲートA1の出力値は、タイミング信号201
の反転信号を入力としているためロウレベルとなり、従
ってORゲートA20の出力には、BRMエンコーダ260の出力
値が出力される。

タイミング信号201がロウレベルでかつTBがハイレベ
ルの時同様な動作によりオアゲート20の出力には、バッ
ファ回路190の出力値が出力される。従って、以上に示
したタイミングにより選択回路320は、BRMエンコーダ26
0の出力値がバッファ回路190の出力値を選択し、時分割
にコンペアレジスタブロック150に対して供給する。即
ち、カウンタ200が“0"から“2^m−2"まで計数する期間
の比較ステージ毎にPWM信号主パルスの判定を行ない、
カウンタ200が“2^m−1"の計数値を格納する比較ステー
ジにおいて、BRMパルスを付加するか否かの付加パルス
判定を行なう。このことによりPWM信号の主パルスに対
するBRMパルスの付加制御が可能となる。

次にモードレジスタ300の第０ビットを“1"に、また
コンペアレジスタ151の比較値として“2^m−3"を設定
し、かつコンペアレジスタ154の比較値を“0000B"と“1
000B"に設定した場合のBRMパルス付加PWM信号の動作を
説明する。

第16図は、PWM信号主パルスに対するBRMパルスの付加
動作について示すタイミング図で、カウンタ270の計数
値が“5"及び“6"の時の主パルス判定のタイミングと付
加パルス判定のタイミングにおける各信号を示してい
る。

PWM信号の主パルス生成についてはモードレジスタ300
の第０ビットに“0"を設定した場合の説明をしたので、
以下BRMパルスの付加制御を中心に説明する。

ここでBRMパルス付加PWM信号は、第10図中のモードレ
ジスタ300の第０ビットが“1"に設定され、制御信号303
がハイレベルであることによりパルス制御ブロック311
の出力信号171として得られる。この時、パルス制御ブ
ロック314の出力信号174はロウレベル固定となりPWM信
号の出力が禁止されている。

第16図中に示したT1の主パルス判定期間において、出
力信号171は、カウンタ200の計数値“0"の格納時にハイ
レベルとなり、“2^m−3"格納時に出力する一致信号161
の立上りエッジに同期して、ロウレベルとなる。第16図
中に示したT2の付加パルス判定期間において、第13図に
示したインバータ55の出力がロウレベルであるため、NA
NDゲート64の出力はハイレベルである。この時制御信号
303がロウレベル、一致信号164がロウレベルであること
により、インバータ52の出力はハイレベルとなる。従っ
て、ORゲート62の出力はハイレベルとなり、NANDゲート
65の出力はロウレベルとなる。Ｄフリップフロップ71
は、第16図中に示したT2の期間中ロウレベルをラッチし
て出力するので、出力信号171は付加パルス判定期間中
もロウレベルを継続する。

次に、コンペアレジスタ154に“1000B"を設定した場
合について説明する。T1の主パルス判定期間における出
力信号251の動作については、“0000B"を選定した場合
と同一である。T2の付加パルス判定期間の前半（比較ス
テージ）において一致信号164がハイレベルとなる。こ
の時第13図のインバータ55の出力がロウレベルであるこ
とによりNANDゲート64の出力はハイレベルであり、また
制御信号303がハイレベルあることよりORゲート62の出
力はロウレベルとなるため、NANDゲート65の出力はハイ
レベルとなる。従ってＤフリップフロップ71は、第16図
中に示したT2の期間中、ハイレベルをラッチし、出力信
号171はハイレベルとなる。すなわち、BRMパルスを付加
するタイミング（カウンタ270のカウント値が“5"）の
次のタイミングに出力するPWM信号の先頭の部分に対し
て、カウンタ200の１カウントサイクル分のBRMパルスを
付加することによりPWM信号の引き伸ばし制御を行な
う。従って、BRMエンコーダ260により決定されるタイミ
ング毎にコンペアレジスタ154に設定した比較値の該当
ビットが“1"であれば、出力信号251は引伸ばされるこ
とになる。

カウンタ200がｍビット、カウンタ270が２ビット、コ
ンペアレジスタ151の設定値がｎ、コンペアレジスタ154
の設定値がｋの場合、デューティ比のPWM信号を発生するのと同様の効果を有する。

なお、モードレジスタ300に“111"を設定することに
より、最大３チャンネルのBRMパルス付加PWM信号、即ち
高精度のPWM信号を出力することができる。従って、モ
ードレジスタ300に設定する値に基づき、PWM信号及びBR
Mパルスを付加した高精度のPWM信号を任意のチャンネル
数出力することが可能となる。

本実施例の多チャンネルのBRMパルス付きPWM信号発生
器は、コンペアレジスタブロックを構成する単一のCAM
セルアレイと選択回路を有し選択回路がBRMパルスの付
加判定のタイミングでBRMエンコーダの出力を選択し、
単一のCAMセルアレイに供給することにより分解能の異
なる複数のPWM信号を同時にかつ、任意のチャンネル数
構成で出力できる汎用性の高い多チャンネルのBRMパル
ス付きPWM信号発生器を形成することが可能となる。

〔発明の効果〕

以上説明したように本発明は、PWM信号発生器のコン
パレータ及びコンペアレジスタを比較機能を有した記憶
素子（CAMセル）の配列体として構成するコンペアレジ
スタアレイとすることにより、ワンチップ上に構成素子
数を少なくし、ハードウェア量を抑え、コストを低く抑
えた多チャンネル型PWM信号発生器が得られるという効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図のコンペアレジスタを構成するCAMセルの回路
図、第３図は第１図の第１のバッファ回路130と第２の
バッファ回路190を含むコンペアレジスタブロック150の
素子配列図、第４図は第１図の実施例の動作タイミング
図、第５図は本発明の第２の実施例のブロック図、第６
図は第５図のコンペアレジスタブロックの一致信号の出
力動作タイミング図、第７図は第５図のBRMエンコーダ
の回路図、第８図は第５図のパルス制御回路630の回路
図、第９図は第５図の実施例の動作タイミング図、第10
図は本発明の第３の実施例のブロック図、第11図は第10
図のモードレジスタ130の設定値の本実施例の多チャン
ネルのBRM付きPWM信号発生器の出力チャンネル数対応
図、第12図は第10図のコンペアレジスタブロック150の
素子配列図、第13図は第10図のパルス制御回路170の回
路図、第14図は第10図のPWM信号の発生動作を示すタイ
ミング図、第15図は第10図の選択回路180の回路図、第1
6図は第10図のBRMパルス付加PWM信号の発生動作を示す
タイミング図である。 I₁〜I₂₀,21〜23,51〜56,57……インバータ、T11〜T47…
…トランジスタ、24〜26,64〜66……ナンドゲート、30
〜33……RSラッチ、34〜37,59,60,A1〜A17……アンドゲ
ート、38〜41,71〜76……Ｄフリップフロップ、42〜45,
61〜63,A20〜A27……オアゲート、100……内部データバ
ス、101……中央処理装置、102……メモリ、110……動
作制御部、111……動作制御レジスタ、120……クリア信
号、121〜126……選択信号、127……基準クロック信
号、128……CPUステージ信号、129……比較ステージ信
号、130,190,210……バッファ回路、141〜144……選択
信号、150,220……コンペアレジスタブロック、151〜15
6……コンペアレジスタ、161〜166,231〜234……一致信
号、171〜174……RSフリップフロップ、181〜184,251〜
256……出力信号、200,270……カウンタ、201……オー
バーフロー信号、221〜224……コンペアレジスタ（下
位）、240,310……パルス制御回路、260……BRMエンコ
ーダ、300……モードレジスタ、301〜303……制御信
号、320……選択回路、311〜316……パルス制御ブロッ
ク、317……タイミング制御信号ブロック。

Claims

(57)【特許請求の範囲】

【請求項１】所定クロックを出力するパルス発生器と、
このパルス発生器の出力を計数する計数器と、パルス幅
変調信号のパルス幅を規定する比較値を記憶する複数の
レジスタと、これら複数のレジスタの記憶値と前記計数
器のカウント値を比較する比較器とを各チャンネルに備
え、複数のパルス幅変調信号を出力する多チャンネルの
パルス幅変調信号発生器において、前記各レジスタおよ
び各比較器が、比較機能をもち内容によりアドレス可能
な記憶素子を縦横に網目状に配置した構成とし、前記各
レジスタが、フリップフロップとなる第１、第２のトラ
ンジスタと、この第１、第２のトランジスタの一対の出
力端のドレインからの出力をゲートに供給されるセル選
択信号に従って切替えて一対のデータ入出力線にそれぞ
れ出力する第３、第４のトランジスタとからなり、前記
各比較器が、前記第３のトランジスタの出力端および前
記データ入出力線の一方をゲートに接続した第５のトラ
ンジスタおよびこの第５のトランジスタと直列接続され
前記第２のトランジスタの出力端をゲートを接続した第
６のトランジスタと、前記第４のトランジスタの出力端
および前記データ入出力線の他方をゲートに接続した第
７のトランジスタおよびこの第７のトランジスタと直列
接続され前記第１のトランジスタの出力端をゲートに接
続した第８のトランジスタとからなり、前記第５、第７
のトランジスタの各ドレイン端を共通接続してデータ判
別出力線とした回路からなることを特徴とする多チャン
ネルパルス幅変調信号発生器。
【請求項２】計数器の下位バッファ回路として、複数周
期のパルス積算を行うバイナリ・レート・マルチプレイ
ヤ・エンコーダを用いるものである請求項（１）記載の
多チャンネルパルス幅変調信号発生器。