JPH041438B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、外部から初期設定するデータに応
じて動作内容が具体的に特定されるプログラマブ
ル集積回路に関し、特に、メモリセル群に初期設
定データを書込むための書込み関連回路に関す
る。

例えばプログラマブルカウンタでは、外部から
与える数値データでもつてカウント動作を具体的
に規定することができる。この場合、集積回路の
外部入力端子に上述の数値データを並列に印加す
るための専用の端子群が設けられていて、その端
子群に与える数値データを随時変えることができ
る。

これに対し、上述の数値データに相当するよう
なプログラムを半固定的に設定記憶するプログラ
マブル集積回路が考えられている。つまり、集積
回路中に一種のPROMからなる記憶回路を内蔵
しておき、この記憶回路に書込むデータによつて
主となる信号処理回路の動作内容を規定するよう
に構成したものである。一例をあげれば、本出願
人らが先に提案したものとして、発振回路、プロ
グラマブルカウンタ、波形整形回路、ラツチ回
路、各種ゲート類の組合せで上記主となる信号処
理回路を構成し、このうちのプログラマブルカウ
ンタの数値データや、各回路要素の接続関係を規
定することになる各ゲート類の制御信号を、上記
記憶回路の書込みデータで決定する。このことに
より主となる信号処理回路を、例えば車両のラン
プの点滅のフラツシヤ回路等に用いられる出力周
波数を任意に設定できる発振器、一定時間ランプ
が点灯するルームランプタイマ回路等に用いられ
る動作時間を任意に設定できるタイマ、あるいは
入力周波数と基準周波数とを比較して、両者の周
波数が一致したときチヤイムを駆動する制限速度
オーバ警報回路等に用いられる基準周波数を任意
に設定できる周波数コンパレータ等、複数種類の
回路機能を果し得るものとし、そのうちの任意の
一つの機能を選んで使い分けるようにするものが
ある。

このようなプログラマブル集積回路によれば、
回路要素に共通部分が多いにもかかわらず最終的
な回路機能が異なることから個々別々に作られて
いた複数種類の回路を、１つの同じ集積回路とし
て作ることが可能となり、量産効果を最大限に発
揮することが可能となる。

上述のようなプログラマブル集積回路にあつて
は、その記憶回路にデータを書込む系に関連して
次のような問題がある。Ｎビツト容量の記憶回路
にデータを書込むのに、従来一般には、ａビツト
の信号でアドレス指定してｂビツトずつ並列にデ
ータを書込むように構成している（2^a×2^b＝Ｎ）。
この場合、ａビツトのアドレス信号線とｂビツト
のデータ信号線が必要で、これを集積回路の外部
端子として設けると、集積回路チツプ上における
ボンデイングパツド部の占有面積が大きくなるこ
と、およびパツケージのピン数を多くしなければ
ならない等、集積回路を歩留よく安価に構成する
面での大きな制約が生ずる。特に、上述したこの
種のプログラマブル集積回路のように初期設定と
してデータの書込を行なうものでは、初期設定時
にしか使われない外部端子を多数設けることは極
めて不合理である。

この発明は上述したような背景に基づいてなさ
れたもので、その目的は、書込専用の端子を全く
必要とせず、上述の主たる信号処理回路の１つの
端子を利用して初期設定のデータ書込が行なえる
ようにしたプログラマブル集積回路を提供するこ
とにある。

上記の目的を達成するために、この発明は、集
積化されたプログラマブル集積回路であつて、 所定数のメモリセルと、 該所定数のメモリセルのそれぞれに対応するア
ドレス情報と該アドレス情報に対応する初期設定
データとを含む第１の直列入力信号と処理対象と
しての第２の直列入力信号とが入力される入力端
子と、 該入力端子から上記第１の直列入力信号を入力
し、上記アドレス情報に対応するメモリセルに上
記初期設定データを書込む書込み手段と、 上記メモリセルに書込まれた上記初期設定デー
タにより初期設定された後、上記入力端子から上
記第２の直列入力信号を入力し、所定の信号処理
を行う信号処理回路と、 上記全てのメモリセルに上記初期設定データが
書込まれたことを検出し、上記入力端子から入力
される上記第１の直列入力信号の上記メモリセル
への書込みを禁止させる禁止回路と、 を有することを特徴とする。

以下、この発明の実施例を図面に基づいて詳細
に説明する。

第１図はこの発明に係るプログラマブル集積回
路の第１実施例を示す。この集積回路における主
たる信号処理回路１は１つの入力端子２と１つの
出力端子３を有し、これの信号処理動作の具体的
な内容はメモリセル群４のｎビツトの出力Ｑ１〜
QnのうちのＱ１〜Q_o-1によつて規定される。

メモリセル群４の各セルＭ１〜Mnには当該集
積回路の使用開始時に初期設定としてデータが書
込まれる。このデータの書込は信号処理回路１の
入力端子２を利用して行なわれる。入力端子２に
印加される信号は禁止ゲート５にも入力される。

禁止ゲート５にはメモリセル群４の最終ビツト
の出力Qnが制御信号として入力されるようにな
つており、メモリセル群４に何もデータが書込ま
れていない初期状態にては、出力Qnは“０”で
禁止ゲート５は禁止されていない。従つて、この
状態にて入力端子２に印加される信号が禁止ゲー
ト５を経て書込回路６に入力される。

書込回路６は、アドレス設定情報と書込データ
情報を含んだパルス幅変調された所定のパルス列
信号を受けて、メモリセル群４の各セルＭ１〜
Mnにそれぞれ該当するデータを書込む。

データ書込時に入力端子２に印加される直列入
力信号はｎ発のパルス列で、その周期は一定で、
各パルスのパルス幅が書込みデータの“１”また
は“０”に対応して変えられている。第２図にこ
の直列入力信号ｄの具体的波形例を示している。
この例では、パルス列の周期は60ｍｓで、“１”
に対応するパルス幅が54ｍｓ、“０”に対応する
パルス幅が１ｍｓとなつている。

また以下の説明から明らかになるように、ｎ発
のパルス列はメモリセル群４の各セルＭ１〜Mn
にその番号と発生順序が一致するように対応す
る。

上記書込回路６は、上記パルス列信号ｄの各パ
ルスの幅を２値弁別し、その弁別出力Ｐを上記メ
モリセル群４の各書込信号端に共通に印加する書
込信号発生回路と（図中の２つのＤ型フリツプフ
ロツプ７および８と、ANDゲート９でもつて構
成されている）、上記パルス列信号ｄによつて歩
進制御され、上記メモリセル群４に対して各セル
を順番に択一的に選択するアドレス信号Ａ１〜
Anを印加するアドレス信号発生回路（図中のカ
ウンタ１０とデコーダ１１で構成される）とを有
している。

フリツプフロツプ７，８およびカウンタ１０は
電源投入時に生ずる信号Ｒによつてリセツトされ
る。カウンタ１０は禁止ゲート５を介して供給さ
れる各パルスの立ち上がりで歩進制御され、その
計数出力がデコーダ１１で択一信号に変換され、
メモリセル群４の各セルＭ１〜Mnに対して順番
にアドレス信号Ａ１〜Anを印加する。

上述の書込信号発生回路の動作を第２図の波形
図に示している。フリツプフロツプ７，８には図
示しない発振回路より周期2.5ｍｓのクロツク信
号φ₀が印加され、前段のフリツプフロツプ７は
これに同期して入力信号の論理を読取り、後段の
フリツプフロツプ８はこれに同期して前段のフリ
ツプフロツプ７の出力ａの論理を読取る。AND
ゲート９では後段のフリツプフロツプ８の出力ｂ
と入力信号の論理積がとられ、その結果、上記信
号Ｐとなる。

この結果、第２図から明らかなように、直列入
力信号ｄ中に“１”に対応する幅が54ｍｓと大き
なパルス信号が含まれると、これに応答して
ANDゲート９から49〜51.5ｍｓ程度のパルス信
号が生じ、このパルスが“１”の書込信号とな
る。

この“１”書込信号Ｐはそのときデコーダ１１
の出力Ai（ただしｉ＝１〜ｎ）にて指定された１
つのメモリセルMi（ただしｉ＝１〜ｎ）に対して
のみ有効で、そのメモリセルMiに“１”データ
が書込まれる。

上記のように、入力端子２に印加されるパルス
列信号に対応してメモリセル群４に順番にデータ
が書込まれて行く。ここで、メモリセルMnに対
応するｎ発めのパルス信号は必ず“１”の大きな
パルス幅の信号とする。この最後のｎ発めのパル
スによつてメモリセルMnに“１”データが書込
まれると、その出力Qnが“１”となり、これに
よつて禁止ゲート５が禁止状態にされる。その結
果、入力端子２にその後印加される信号は全て禁
止ゲート５で阻止され、書込回路６側には伝わら
ない。従つて、メモリセル群４のデータが誤つて
書換えられるようなことがない。

このようにメモリセル群４へのデータ書込みが
終了すると入力端子２は書込回路６に何等関与し
なくなり、信号処理回路１の入力端子としての本
来の機能を果す。

なお、第３図はメモリセル群４の１つのセル
Miの構成を示しており、これは、FAMOS素子
４１と書込用トランジスタ４２と読出用トランジ
スタ４３によつて構成されている。

第４図はこの発明に係るプログラマブル集積回
路の第２の実施例を示すもので、第１図と同一ま
たは対応する部分には同一符号を付している。

この第２実施例では書込回路６の構成が前記第
１実施例と異なる。また、この場合も前記実施例
と同様にパルス幅変調されたｎ発のパルス列信号
でもつてメモリセル群４に書込むデータが直列に
与えられる。

ただし、パルス列の発生順番とメモリセル群４
の各セルＭ１〜Mnの番号の対応関係が第１実施
例とは逆になり、一発めのパルス信号がメモリセ
ルMnに対応し、最後のｎ発めのパルス信号がメ
モリセルＭ１に対応する。

またこの実施例では、最初のパルス信号は
“１”に対応する幅の大きい信号とする必要があ
る。上述のパルス列信号は、初期状態にて禁止さ
れていない禁止ゲート５を経て書込回路６に入力
される。

書込回路６は、ｎビツトの直列入力並列出力型
シフトレジスタ６１と、上記パルス列信号をパル
ス幅弁別しながら、その弁別信号をシフトレジス
タ６１に順次直列入力せしめるカウンタ６２と、
カウンタ６２に基本クロツクCLを与えるクロツ
ク発生部６３と、シフトレジスタ６１で並列変換
されたデータＤ１〜Dnをメモリセル群４に所定
のタイミングで書込むメモリ制御部６４とを備え
ている。

上記書込回路６の各部の動作波形を第５図のタ
イミングチヤートに示している。

シフトレジスタ６１は、図示しないリセツト信
号発生回路からの信号Ｒ１により、電源Vccの投
入時にリセツトされる。また、カウンタ６２は、
図示しないリセツト信号発生回路からの信号Ｒ２
により、電源Vccの投入時と、禁止ゲート５を経
た入力信号ｄの立ち上がり時と、シフトレジスタ
６１の最終段出力Dnの立ち下がり時にそれぞれ
応動してクリアされる。また後の説明から明らか
になるように、クロツク発生部６３は、第４図中
の信号※１と※２を受けて、電源Vccの投入時か
らメモリセル群４へのデータ書込みが終了するま
での間だけ動作し、カウンタ６２に充分高い周波
数の基本クロツクCLを入力する。

カウンタ６２は、信号Ｒ２によつてクリアされ
てから基本クロツクCLをカウントし、シフトレ
ジスタ６１に対してクリアされてからΔT時間後
にシフトパルスCPを与える。これにより、後の
説明から明らかになるように、ｎ発のパルス列信
号ｄが入力されると、シフトレジスタ６１はその
入力に応動してｎ回シフトされる。

上述したシフトタイミングに関する時間ΔT
は、入力信号ｄの“１”に対応するパルス幅より
小さく、かつ“０”に対応するパルス幅より大き
く設定されている。その結果、入力信号ｄとして
パルス幅変調された上記パルス列信号が与えられ
ると、幅の広いパルス信号は“１”信号としてシ
フトレジスタ６１に直列入力され、幅の狭いパル
ス信号は“０”としてシフトレジスタ６１に直列
入力される。

先に説明したように、パルス列信号の最初のパ
ルスは“１”の大きな幅のパルスであるから、ｎ
発目のパルス信号が入力された時点で、ｎ段のシ
フトレジスタ６１の最終段出力Dnに“１”信号
（Ｌレベル）が現われる。上記のようにシフトレ
ジスタ６１の最終段に“１”が読込まれ、Dnが
Ｌレベル、がＨレベルになると、禁止ゲート
５が禁止状態にされ、以後の信号が書込回路６に
入力されるのが阻止されるとともにカウンタ６２
がクリアされ、更に、メモリ制御部６４が起動さ
れて以下に述べるようにデータの書込動作が行な
われる。

第５図に示すように、シフトレジスタ６１の最
終段出力DnがＬレベル“１”になると、カウン
タ６２の12.5Hzの出力信号に同期してゲートGN
が動作し、その出力がＨレベル“１”となる。こ
のゲートGnの出力はメモリセル群４のメモリセ
ルMnのデータ入力端Wnに入力される。また、
ゲートGnの出力はインバータ６５で反転されて
各ゲートＧ１〜G_o-1に供給される。その結果、
シフトレジスタ６１の並列出力Ｄ１〜D_o-1がゲ
ートＧ１〜G_o-1を経てメモリセル群４の各セル
Ｍ１〜M_o-1のデータ入力端Ｗ１〜W_o-1に入力さ
れる。つまり、シフトレジスタ６１のｎビツトの
並列出力信号Ｄ１〜Dnがメモリセル群４のデー
タ入力端Ｗ１〜Wnに供給される。

上記と同時に、ゲートGnの出力がＨレベル
“１”になると制御電圧発生回路６６が動作し、
メモリセル群４の各セルＭ１〜Mnに共通に印加
されている制御電圧Vpを読出モードの低電圧
（約Vcc／２）から書込モードの高電圧（約Vcc）
に一定時間だけ保つ。

その結果、シフトレジスタ６１の並列出力Ｄ１
〜Dnがメモリセル群４の各セルＭ１〜Mnに書込
まれ、出力Ｑ１〜Qnとして現われる。

このとき、シフトレジスタ６１の最終段出力
Dnは“１”であるから、メモリセルMnの出力
Qnも“１”となり、これが禁止ゲート５に供給
されてこれを禁止状態に保つ。Qn＝“１”を受け
て禁止ゲート５が禁止されると、その後電源のオ
ン・オフによつてシフトレジスタ６１の出力
が反転しても、メモリセル群４のデータが維持さ
れる限り禁止状態が継続する。この後は、入力端
子２は信号処理回路１の入力端子として本来の機
能を果すことになる。

ここで第４図におけるメモリセル群４の１つの
セルMiの構成について説明する。このメモリセ
ルはFAMOS素子４１を用いたもので、これに
Ｗ／Ｌの大きな書込用トランジスタ４２とＷ／Ｌ
の小さな読出用トランジスタ４３を組み合わせて
いる。読出用トランジスタ４３のゲートには常時
電源電圧Vccが印加され、書込用トランジスタ４
２のゲートには上述の書込みデータ信号（ゲート
Giの出力）が印加され、FAMOS素子４１のゲー
トに上記制御電圧Vpが印加される。この場合、
メモリセル群４に所定のデータを書込む初期設定
時には電源電圧Vccを20V程度とし、その後の電
源電圧Vccは10V程度とする。

第６図はこの発明に適用可能なメモリセルの他
の構造を示すもので、これはヒユーズ式のメモリ
セルで、ヒユーズ４５と書込用トランジスタ４６
と読出用抵抗４７によつて構成される。こ場合上
述の制御電圧Vpは不要で、書込データ信号を書
込用トランジスタ４３に印加すれば良い。

以上詳細に説明したように、この発明に係るプ
ログラマブル集積回路にあつては、初期設定デー
タを書込むのに直列信号でもつてこれを行えるの
で、データ書込みに必要な入力端子は１つでよ
く、しかも全てのメモリセルに初期設定データの
書込みが終了したときに第１の直列入力信号の書
込みを禁止させる禁止回路が設けられていて、そ
の禁止状態には入力端子は信号処理回路の入力端
子として使用される。つまり、初期設定データの
書込み専用の入力端子は必要なく、信号処理回路
の入力端子をデータ書込み用の入力端子として流
用することとなる。このため集積回路チツプ上に
おけるボンデイングパツトの数は極めて少なくて
すみ、パツケージのピン数も少なくなる。

このことは集積回路を歩留まりよく安価に量産
する面で極めて有利である。

【図面の簡単な説明】

第１図はこの発明に係るプログラマブル集積回
路の第１実施例を示すブロツク図、第２図は第１
実施例の動作を説明するためのタイミングチヤー
ト、第３図は第１図における１つのメモリセルの
構成を示す図、第４図はこの発明に係るプログラ
マブル集積回路の第２実施例を示すブロツク図、
第５図は第２実施例の動作を説明するためのタイ
ミングチヤート、第６図はメモリセルの他の構造
例を示す図である。 １……信号処理回路、２……入力端子、３……
出力端子、４……メモリセル群、５……禁止ゲー
ト、６……書込回路。

Claims (1)

1. 【特許請求の範囲】 １ 集積化されたプログラマブル集積回路であつ
   て、 所定数のメモリセルと、 該所定数のメモリセルのそれぞれに対応するア
   ドレス情報と該アドレス情報に対応する初期設定
   データとを含む第１の直列入力信号と処理対象と
   しての第２の直列入力信号とが入力される入力端
   子と、 該入力端子から上記第１の直列入力信号を入力
   し、上記アドレス情報に対応するメモリセルに上
   記初期設定データを書込む書込み手段と、 上記メモリセルに書込まれた上記初期設定デー
   タにより初期設定された後、上記入力端子から上
   記第２の直列入力信号を入力し、所定の信号処理
   を行う信号処理回路と、 上記全てのメモリセルに上記初期設定データが
   書込まれたことを検出し、上記入力端子から入力
   される上記第１の直列入力信号の上記メモリセル
   への書込みを禁止させる禁止回路と、 を有することを特徴とするプログラマブル集積回
   路。