JPS6260196A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡ　Ｍにおいては、その用途の拡大に
伴い、種々の機能を持ったものが開発されている０例え
ば、１ピントの単位でアクセスするものの池、×４ビッ
ト等複数ビットの単位でアクセスするものが公知である
（例えば、■日立製作所昭和５８年９月発行ｒ日立ＩＣ
メモリデータブック」参照）、このように複数ビットの
単位でアクセスされるＲＡＭにあっては、任意のビット
に対応された書込み信号を選択的に無効にさせる機能を
持たせることが便利である。また、リフレッシュ方式に
ついて言えば、そのプロセスバラ゛ンキにより、実際に
必要とされるリフレッシュ周期は別々であるにもかかわ
らず、上記プロセスバラツキのワーストケースを考慮し
て、−律の極短い周期に設定するものであるので、消費
電力が多くなるという問題が生じる。

そこで、本願発明者は、外部から供給される制御信号に
従って、内部回路の動作形態を設定すること、言い換え
るならば、ソフトウェア的に内部回路ｔａ能を設定する
ことを考えた。しかしながら、半導体記憶装置の外部か
ら内部回路の動作形態を指示するために、外部端子が増
加したり、特別なメモリアクセスサイクルが必要になっ
てしまうという問題が生じる。

〔発明の目的〕

この発明の目的は、簡単な構成により、外部からの制御
信号によって種々の機能を持つようにされた半導体記憶
装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部端子を介して供給されるリフレッシュ制
御信号と、外部端子から供給される制御信号によりその
動作モードが指示される半導体記憶装置に、上記リフレ
ッシュ動作サイクルと並行して内部回路の動作形態を指
示する制御信号を供給するようにするものである。

〔実施例〕

第１図には、この発明をダイナミック型ＲＡＭに通用し
た場合の一実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成され、例えば、
端子Ｄｉｎ、　Ｄｏｕｔ　、　ＡＯ〜その外部端子とさ
れ、端子Ｖ　ｃｃ、　　Ｖ　ｓｓには図示しない適当な
外部電源装置から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯ３ＦＥ
Ｔで構成された公知の１ＭＯ３型メモリセルがマトリッ
クス状に配置されている。

この実施例では、上記メモリセルは一対の平行に配置さ
れた相補データ線り、　Ｄのいずれか一方に、その入出
力ノードが結合された二交点方式（折り返しビット線又
はディジット線方式）により構成される。

回路記号ＰＣで示されているのは、データ線プリチャー
ジ回路である。特に制限されないが、この実施例のメモ
リアレイのプリチャージ動作は、一対の並行に配置され
た相補データ線をＭＯＳＦＥＴにより単に短絡すること
により上記相補データ線り、Ｄを約Ｖｃｃ／２の中間レ
ベルにするものである。これにより、０ボルトからＶｃ
ｃレベルまでチャージアップするものに比べ、そのレベ
ル変化量が小さく、プリチャージＭＯ３ＦＥＴのゲート
電圧を通常の論理レベル（Ｖｃｃ）を用いても十分に非
飽和状態でオンさせることが出来るからプリチャージ動
作を高速に、しかも低消費電力のもとに行うことができ
る。上記のように、プリチャージレベルを約Ｖｃｃ／２
の中間レベルにするものであるので、メモリセルの読み
出し時においても、メモリセルのスイッチＭＯＳ　Ｆ　
ＥＴのゲート電圧（ワード線選択電圧）として通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、ブートストラップ電圧を用い
ることなく、情報記憶キャパシタの全電荷読み出しが可
能となる。また、読み出し基準電圧は、メモリセルが選
択されない一方のデータ線のプリチャージレベルを利用
することによって、読み出し基準電圧を形成するダミー
セルが不要になる。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、ｌｉ源電圧Ｖｃｃと回路の接地
電位ＶｓｓにそれぞれＰチャンネルＭＯ３ＦＥＴとＮチ
ャンネルＭＯ３ＦＥＴとで構成された一対のパワースイ
ッチＭＯ５ＦＥＴが設けられたＣＭＯＳ　（相補型Ｆｖ
１０　Ｓ　）ラッチ回路で構成され、その一対の入出力
ノードは、上記相補データ線り、Ｄに結合されている。

タイミングパルスφｐａは、上記パワースイッチＭＯＳ
ＦＥＴを制御するためのものである。なお、Ｎチャンネ
ル間Ｏ３ＦＥＴとＰチャンネルＭＯ５ＦＥＴで構成され
たパワースイッチＭ　ＯＳ　Ｆ　Ｅ　’１’を制御する
ために、非反転タイミングパルスφｐａと反転タイミン
グパルス７品とが用いられるが、同図では非反転タイミ
ングパルスφｐａのみが示されている。上記一対のパワ
ースイッチＭＯＳ　Ｆ　ＥＴは、上記のプリチャージ動
作の開始直前にオフ状態にされる。これにより相補デー
タ線り、Ｄはフローティング状態でＶ　ｃｃ、　　Ｖ　
ｓｓレベルを保持する。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線（一本の１　　　　□　　　　
゛ 線で表す）ＣＤ、ＣＤに結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
デコーダであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａＯ〜ａ８．ａ
ｏ〜ａ８を形成する。なお、以後の説明及び図面では、
一対の内部相補アドレス信号、例えばａｏ、ａｏを内部
相補アドレス信号工０と表すことにする。したがって、
上記内部相補アドレス信号ａＯ〜ａｆｔ、丁０〜Ｔ８は
、内部相補アドレス信号ａＯ〜ａ８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１７からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
７．ａ９〜ａ１７を形成する。なお、上述した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１７．ａ９〜丁
１７を内部相補アドレス信号ｉ９〜上１７と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ａＱ−ａ８又は土０゛〜土８°
を受けて、Ｍ−ＡＲＹのワード線選択信号を形成する。

このワード線選択信号は、ワード線選択タイミング信号
φＸに同期して、Ｍ　−Ａ　ＲＹに伝えられる。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプＳＡと同様な回路構成とされる。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、タイミングパルス７ｒｗにより、メインアン
プＭＡからの読み出しデータを外部端子１／′Ｏにそれ
ぞれ送出する。なお、書込み時には、タイミングパルス
φｒｗのロウレベルによりこのデータ出力バッファＤＯ
Ｂは、不動作（出力ハイインピーダンス）状態にされる
。

回路記号ＤＩＲで示されているのは、データ人力バッフ
ァであり、タイミング信号φ「Ｗにより、外部端子Ｉ１
０からの書込みデータを共通相補データ線に伝える。な
お、読み出し時には、タイミング信号φｒ−のロウレベ
ルによりこのＤＩＢは上記同様に不動作にされる。この
場合、例えば×４ビットのように、複数ビットの単位で
アクセスするものにあっては、上記メモリアレイＭ−Ａ
ＲＹ。

メインアンプＭＡ及びデータ出力バッファＤＯＢ、デー
タ人力バッファＬ）ＩＢは、それぞれ４組の回路から構
成される。

また、上記端子Ｉ１０は、それぞれ独立した端子Ｄｏｕ
ｔとＤｉｎとにより構成してもよい。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＡ　Ｔ　Ｄで示されているのは、特に制限さ
れないが、アドレス信号ａＯ〜ａ８（又は７０〜丁８）
を受けて、その立ち上がり又は立ち下がりの変化検出す
るアドレス信号変化検出回路である０回路記号ＣＡＴＤ
で示されているのは、特に制限されないが、アドレス信
号ａ９〜ａ１７（又は丁９〜丁１７）を受けて、その立
ち上がり又は立ち下がりの変化を検出するアドレス信号
変化検出回路である。

上記アドレス信号変化検出回路ＲＡＴＤは、特に制限さ
れないが、アドレス信号ａＯ〜ａ８と、その遅延信号と
をそれぞれ受ける排他的論理和回路と、これらの排１ｔ
ｈ的論理和回路の出力信号を受ける論理和回路とによっ
て構成される。すなわち、アドレス信号とそのアドレス
信号の遅延信号とを受ける排（ム的回路が各アドレス信
号に対して設けられている。この場合９個の排他的論理
和回路が設けられており、この９個の排他的論理和回路
の出力信号が論理和回路に入力されている。このアドレ
ス信号変化検出回路ＲＡＴＤは、アドレス信号ａＯ〜ａ
８のうちいずれか１つでも変化すると、その変化り・イ
ミングに同期したアドレス信号変化検出パルスφｒを形
成する。

上記アト゛レス信号変化検出回路ＣＡＴＤは、上記アド
レス信号変化検出回路ＲＡ　’ｒ　Ｄと同様な構成にさ
れている。すなわち、アドレス信号ａ９〜ａ１７と、そ
の遅延信号とをそれぞれ受ける排他的論理和回路と、こ
れらの排他的論理和回路の出力信号を受ける論理和回路
とによって構成されている。このアドレス信号変化検出
回路ＣＡＴＤは、上記アドレス信号変化検出回路ＲＡＴ
Ｄと同様に、アドレス信号ａ９〜ａ１７のうちいずれか
１つでも変化したとき、その変化タイミングに同期した
アドレス信号変化検出パルスφＣを形成する。

回路記号Ｃ０ＮＴで示されているのは、タイミング制御
回路であり、上記代表として示された主要なタイミング
信号等を形成する。すなわち、このタイミング制御回路
Ｃ０ＮＴは、アドレス信号変化検出パルスφｒ、φＣの
他、外部端子から供給されるライトイネーブル信号ＷＥ
、チップ選択で、その動作モードを識別し、それに応じ
た上記一連のタイミングパルス等を形成する。

図示のブロックのダイナミック型ＲＡＭは、擬似スタテ
ィック型ＲＡ　Ｍを構成する。１々の回路動作は、アド
レス信号変化検出回路ＲＡＴＤ及びＣＡＴＤから送出さ
れる噴出パルスφｒ、φＣによって制御される。

後述するマルチプレクサＭ　Ｐ　Ｘから出力されるロウ
系の内部アドレス信号の少なくとも１つにおけるレベル
変化に応じて検出パルスφｒが出力されると、それに応
じてタイミング発生回路ＴＧからロウ系回路の動作を制
御するための夕・ｆミング信号が出力される。タイミン
グ信号Ｉｐｓは、検出パルスφｒが発生されると、それ
にＬもしてセンスアンプＳＡを非動作にさせるレベルに
される。タイミング信号φｐは、タイミング信号φｐａ
が変化されると同時もしくは若干遅延されたタイミング
から所定期間だけ例えばハイレベルのブリチー？　−ジ
指示レベルにされる。これによりプリチャージ回路ＰＣ
が動作され、メモリアレイＭ−ＡＲＹにおける各データ
線かはＶＶｃｃ／２レベルにプリチャージされる。すな
わち、データ読み出し動作前の前準備が実行される。

タイミング信号φＸは、検出パルスφｒと同期して例え
ばロウレベルにされ、タイミング信号φｐが口・ンレベ
ルにされた後にハイレベルにされる。

ロウデコーダＲ−ＤＣＲは、タイミング信号φＸがハイ
レベルにされることによって動作される。

その結果、メモリアレイＭ−ＡＲＹにおける複数のワー
ド線のうちロウ系の内部アドレス信号に対応された１つ
が選択されるよ・５になる。

タイミング信号φｐａは、タイミング信号φＸがハイレ
ベルにされた後に、センスアンプＳＡを動作させるレベ
ルにされる。これによってメモリアレイＭ−ＡＲＹにお
けるメモリセルから読み出されたデータの増幅が開始さ
れる。

タイミング信号φｙは、検出パルスφｒの発生とともに
ロウレベルにされ、タイミング信号φＸ及びφｐａが発
生された後にハイレベルにされる。

タイミングパルスφｙは、またタイミングｆ君号φＸが
ハイレベルにされているときにおいて検出パルスφＣが
発生されると、すなわちロウ系アドレス信号が変化され
るとその時から所定期間だけロウレベルのリセントレベ
ルにされた後にハイレベルにされる。カラムデコーダＣ
−０ＣＲは、タイミング信号ψｙがハイレベルにされる
ことによって動作される。カラムデコーダＣ−、ＯＣＲ
（７）ｔｌＪ作ニよってカラムスイッチＣ−５Ｗが動作
させられるようになる。その結果、メモリアレイＭ−Ａ
ＲＹにおける複数対のデータ線のうちカラム系アドレス
信号に対応された１つが選択される。

タイミング信号φｌｅａは、タイミング信号φｙがロウ
レベルにされるとこれに同期してロウレベルにされ、タ
イミニ／グイ８号φｙがハイレベルにされた後にハイレ
ベルにされる。メインアンプＭＡは、タイミング信号φ
Ｉｌａがハイレベルにされることによって動作される。

り・「−ング信号φｒｌｌは、外部端子Ｃ８におけるチ
ップ冴沢信号がロウトベル（選択レベル）にされ、かつ
外部端子ＷＥにおけるライトエネイブル信号がハイレベ
ル（読み出し動作指示レベル）にされているときに例え
ばロウレベルにされる。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦＣからの制
御信号（図示せず）に従って、上記アドレスバンファＲ
−ＡＤＢで形成された内部相補アドレス信号１０〜１８
と、上記自動リフレッシュ回路ＲＥＦＣで形成された内
部相補アドレス信号ｉ０”〜１８゛とを選択的に上記デ
コーダＲ−ＯＣＲに伝える。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、フレッシュアドレスカウンタ、タイマー
等を含んでいる。この自動リフレッシュ回路ＲＥＦＣは
、レジスタＲの記憶情報に、言い換えるならば、その動
作形態を指示する制御信号に従って、例えば、そのリフ
レッシェ周期を規定するタイマー回路の時間設定がなさ
れる。上記タイミング制御回路Ｃ０ＮＴは、チップ選択
信号Ｃ８がハイレベルのチップ非選択状態においてリフ
レッシュ信号ＲＥＦがロウレベルにされると、これを検
出して自動リフレッシュ制御回路ＲＥＦＣを起動させる
。このようにチップ選択信号Ｃ８がハイレベルのときに
リフレッシエ信号ＲＥＦをロウレベルにすると自動リフ
レッシュ回路ＲＥＦＣは、マルチプレクサＭＰＸを切り
換えて、内蔵のりフレッシュアドレスカウンタからの内
部アドレス信号をロウデコーダＲ−ＤＣＨに伝えて一本
のワード線選択によるリフレッシュ動作（オートリフレ
ッシュ）を行う、また、リフレッシュ信号ＲＥＦＧロウ
レベルにしつづけるとタイマーが作動して、一定時間毎
にリフレッシエアドレスカウンタが歩進させられて、こ
の間連続的なリフレッシュ動作（セルフリフレッシェ）
を行う。

レジスタＲは、上記リフレッシュ動作期間、言い換える
ならば、チップ選択信号Ｃ３がハイレベルで、リフレッ
シュ制御信％ＲＥＦがロウレベルにされると、上記タイ
ミング制御回路Ｃ０ＮＴからその動作に必要なりロック
信号が供給され、特に制限されないが、外部端子Ｉ１０
から供給された制御信号を取り込む、上記クロック信号
は、特に制限されないが、上記リフレッシュ制御信号Ｒ
ＥＦに基づいて形成される。上記レジスタＲに取り込ま
れた制御信号は、例えば上述のようにリフレッシュ制御
回路ＲＥＦＣのタイマー回路の設定に利用される。この
タイマー回路として、例えば、ＭＯ３容量等により構成
されたキャパシタと複数の定電流ａＭＯ５ＦＥＴからな
る充電回路と、上記キャパシタの充電電圧を検出する電
圧検出回路とから構成される。上記定電流５Ｍ０８ＦＥ
Ｔは、レジスタＲの出力信号によって選択的に飽和領域
で動作させられることによって、キャパシタを充電させ
る定電流を形成する。上記キャパシタへの充電電流は動
作状態にされるＭＯＳ　Ｆ　ＥＴの数に応じて増加され
ることにより、その設定時間が短く、言い換えるならば
、リフレッシェ周期が短くされる。この他、キャパシタ
にプリチャージされた電圧を上記定電流源ＭＯ３ＦＥＴ
により放電させるものとしてもよい、上記リフレッシュ
制御回路ＲＥＦＣに対する池の動作形態としては、その
リフレッシュアドレスの初期値を上記レジスタＲの記憶
情報により設定する機能を付加するものであってもよい
。

また、図示しないが、レジスタＲの特定のビット出力を
タイミング制御回路Ｃ０ＮＴに供給して、例えば書込み
動作を選択的に無効にさせるために利用してもよい０例
えば、書込み動作に先立って行われるリフレッシェ周期
の時に“、上記書込み無効を指示する制御信号をレジス
タＲに供給しておいて、その・リフレッシュ動作終了の
後に、チップ選択信号Ｃ８とライトイネーブル信号ＷＥ
をロウレベルにしても書き込みが行われないようにする
ものである。このような書込み禁止機能は、例えば、プ
ログラムが書き込まれたメモリエリアをデータエリアと
して使用したり、重要なデータが書き込まれたエリアに
書き込みを行うようなプログラムミスによるコンピュー
タの暴走や、データの消滅を防止するのに有益なものと
なる。

また、×４ビット構成のＲＡＭにおいて、上記機能を利
用してデータ入カバソファに対応されたタイミング信号
φｒｗの発生を選択的に停止させることにより、そのビ
ットに対応された書込み信号を無効にするようにしても
よい、このような機能は、例えば、×４ビットに対応さ
せて赤、青、緑及び輝度信号を記憶させて、図形を描く
ための１ｉｉｌｓを構成する画像メモリとして使用する
場合、図形の色の変更のために特定のピントのみを書き
替える場合に便利なものとされる。

さらに、複数のデータ出力バッファ及びデータ出力バッ
ファを形成した場合において、信号をパラレルに入出力
させる機能と、シリアルに送出させる機能とを切り換え
るものであってもよい、このようなｔａ能は、特定の外
部端子と残りの外部端子間を選択的に短絡するスイッチ
回路を設けておいて、シリアル動作のときには、スイッ
チ回路と複数の入出力回路の動作タイミングを時系列に
発生させる。これにより、上記特定の外部端子からシリ
アルにデータの読み出しとデータの書込みを行うことが
できる。

上記レジスタＲに供給される制御信号は、上記リフレッ
シュ動作の時に実質的に空き状態にされている端子であ
るアドレス端子を利用するものであってもよい。

〔効　果〕

（１）リフレッシュ動作がデータ端子やアドレス端子か
ら供給される信号とは無関係に行われることを利用し、
そのリフレッシュ期間中に実質的に空き状態にされてい
る外部端子を利用して内部回路の動作形態を指示する制
御信号を供給することにより、新たな外部端子や動作設
定のためのメモリサイクルを設けることなく、内部回路
の動作形態をソフトウェア的に指定できるという効果が
得られる。

（２）上記（１）によりその時々のメモリの使用形態に
合わせた機能を実現することができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸醜しない範囲で種々変更回
部であることはいうまでもない０例えば、内蔵レジスタ
Ｒへの情報の書き込みと読み出しは、第２図に示す波形
図に従うて行ってもよい、すなわち、基本クロックφの
立ち下がり時のモード選択信号（リフレッシエ制御信号
）ＲＥＦとチップ選択信号Ｃ５の状態によって動作形態
が決定される。モード選択は、チップ選択／非選択に優
先して行われる。クロγりφの立ち下がり時、信号ＲＥ
Ｆ及びＣ８がロウレベル及びハイレベルならば、チップ
は非選択である。信号ＲＥＦ及びＣ３が共にロウレベル
ならば、ライトイネーブル信号ＷＥ　（出力イネーブル
信号ＯＥ）のロウレベルによって、メモリアレイＭ−Ａ
ＲＹのメモリセルへの情報の書き込み（読み出し）動作
が行われる。信号ＲＥＦ及びＣ８が共に７１イレベルな
らば、通常のオートリフレッシュ動作とされる。信号Ｒ
ＥＦ及びＣ３が通常動作で使用さない組み合わせである
ハイレベル及びロウレベルならば、ライトイネーブル信
号ＷＥ　（出力イネーブル信号ＯＥ）のロウレベルによ
って、内蔵レジスタＲへの制御信号の書き込み（読み出
し）を行う。

（’ｌｔ％ＲＥＦのハイレベルでは、外部端子Ｉ１０は
使用されないので、これを用い°ＣレジスタＲへ制御信
号を取り込む。出力イネーブル信号ＯＥは必ずしも必要
ない。また、例えば、アドレス信号は、共通の外部端子
からアドレスストローブ信号に同期させてロウアドレス
信号とカラムアドレス信号とを多重化して供給するもの
であってもよい。この場合には、アドレスストローブ信
号を利用し”ζ行われる連続アクセス動作としてのベー
ジモー：！とニブルモードとの切り換えを行う機能を設
けることが考えられる。また、リフレッシュ動作におい
て常に上記内部回路の動作形態を指定する制御信号の取
り込みを行うと、外６ｍ端子Ｉ１０等からの不所望な誤
設定が行わ４ｚ−でしまう虞れがある。

そこで、チップ選択信号Ｃ３がハイレベルで、すフレッ
シェ制御信号ＲＥＦとライトイネーブル信号ＷＥがロウ
レベルの時にのみ、上記リフレッシュ動作と上記制御信
号の取り込み動作が行われるようにすることが望ましい
、なお、上記アドレスマルチ方式の場合、ロウアドレス
ストローブ信号ＲＡＳが実質的なチップ選択信号とされ
るので、ＲＡＳ信号がハイレベルで、リフレッシエ制御
信例えば出カイネーブル信号ＯＥ等を有するものはそれ
をロウレベルにしたときのみ、上記リフレッシュ動作と
並行して内部回路の動作形態を指示する制御信号の取り
込みを行うようにすればよい。

さらに、内部回路として演算回路を設けて、アドレッシ
ングによって指定されたメモリセルの記憶情報と、外部
端子から供給された書込み信号とを論理演算して、それ
を上記メモリセルに書き込むような機能を設けるものと
してもよい、この場合、制御信号はその演算モード、例
えばアンド（ＡＮＤ）、オア（ＯＲ）　、ナンド（ＮＡ
ＤＡ）　、ノア（ＮＯＲ）　、反転（Ｎ　ＯＴ）及び排
他的論理和の指定や、演算動作の無効、言い換えるなら
ば外部端子から供給された書込み信号をそのまま伝える
動作を指定するため利用される。

〔利用分野〕

この発刊１体ユ自動すフレッシェ回路を内蔵したダイナ
ミック型ＲＡＭに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図、 第２図は、この発明の池の実施例を示す波形図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回
路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレ
スバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−ＡＤＢ
・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウアド
レスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコーダ
、ＭＡ・・メインアンプ、ＲＡＴＤ、ＣＡＴＤ・・アド
レス信号変化検出回路、Ｃ０ＮＴ・・タイミング制御回
路、ＲＥＦＣ・・自動リフレッシュ回路、ＤＯＢ・・デ
ータ出カバソファ、ＤＩＲ・・データ入カバソファ、Ｍ
　Ｐ　Ｘ・・マルチプレクサ、Ｒ・・レジスタ 第１図 ｖ

Claims (1)

1. 【特許請求の範囲】 １、外部端子を介して供給されるリフレッシュ制御信号
   と、外部端子から供給される制御信号によりその動作モ
   ードが指示される半導体記憶装置であって、上記リフレ
   ッシュ動作サイクルと並行してデータ端子又はアドレス
   端子から供給される動作形態を指示する信号を保持する
   記憶回路と、この記憶回路の記憶情報に従ってその動作
   形態が制御される内部回路とを具備することを特徴とす
   る半導体記憶装置。 ２、上記内部回路は、自動リフレッシュ制御回路であり
   、上記記憶回路の記憶情報に従ってそのリフレッシュ周
   期が設定されるものであることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。 ３、上記内部回路は、複数ビットからなる書込み信号を
   受けるデータ入力回路であり、上記記憶回路の記憶情報
   に従って任意のビットを無効にさせる動作機能を持つも
   のであることを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。