JPH0440114A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は論理回路に関し、特に高負荷、をエミッタフォ
ロワ回路により駆動する駆動回路を有する論理回路に関
するものである。

従来技術 エミッタフォロワ回路による負荷駆動回路１は第４図（
Ａ）に示す回路構成である。すなわちベースに入力が供
給されたエミッタフォロワトランジスタ１１と、このト
ランジスタ１１のエミッタ抵抗１２とを有し、このエミ
ッタ抵抗１２の両端電圧が負荷２へ印加されるようにな
っている。

負荷２は等測的には容量成分２１と抵抗成分２２とを有
する構成である。従ってエミッタフォロワ回路１のエミ
ッタ出力には、この負荷回路２の容量成分２１と抵抗成
分２２の他に、エミッタ抵抗成分１２とエミッタ回路中
の寄生容量成分（図示せず）との並列回路が接続されて
いることと等価となっている。

よって、このエミッタフォロワ回路１の出力には時定数
を有する負荷が接続されていることになり、この負荷の
容量が大きくなればなる程時定数も大となり、特にエミ
ッタフォロワ出力が高レベルから低レベルに変化すると
きには、当該時定数のためにエミッタフォロワ回路の遅
延時間が太きくなる。

第４図（Ｂ）　４よこのエミッタフォロワ回路の出力特
性を示す波形図である。波形４１はエミッタフォロワ回
路１の出力が低レベルから高レベルに変化するときの出
力波形であり、波形４２は逆に高レベルから低レベルに
変化するときの出力波形である。出力波形４１に比して
、出力波形４２の場合がエミッタフォロワ出力時定数が
大であることから、高レベルから低レベルの変化時に遅
延時間が大となるのである。

特に、負荷の容量が大になれば、この遅延時間は増大す
るので、高速負荷駆動特性が要求される場合には不都合
となる。

発明の目的 そこで、本発明はこの様な従来技術の欠点を除去すべく
なされたものであって、その目的とするところは、エミ
ッタフォロワ回路の高レベルから低レベルへの変化時に
おける負荷駆動特性を改善して、高速負荷駆動を可能と
した論理回路を提供することにある。

発明の構成 本発明によれば、クロックに同期して入力をラッチする
入力ラッチ回路と、前記入力ラッチ回路のラッチ出力を
直接入力とするエミッタフォロワ回路と、このエミッタ
フォロワ回路の出力により直接駆動される負荷回路と、
この負荷回路の出力を前記クロックに同期してラッチす
る出力ラッチ回路とを含む論理回路であって、前記出力
ラッチ回路のラッチタイミングに同期して前記エミッタ
フォロワ回路の出力の電荷を放電制御する放電手段を含
むことを特徴とする論理回路が得られる。

実施例 以下、図面を参照しつつ本発明の実施例について詳述す
る。

第１図は本発明の実施例の回路図である。エミッタフォ
ロワ回路１はエミッタフォロワトランジスタ１１とエミ
ッタ抵抗１２とからなり、そのベース入力には、入カラ
ソチ用Ｆ／Ｐ　４の出力が直接印加されている。このＦ
／Ｆ　４はクロックφの立下りエツジに同期して入力信
号をラッチするものである。

このエミッタフォロワ回路１の出力は、組合せ回路２へ
直接入力されており、この組合せ回路２の出力は出力ラ
ッチ用Ｆ／Ｆ　３の入力となっている。

このＦ／Ｆ　３は先のクロックφの逆相クロックφの立
下りエツジに同期して組合せ回路２の出力をラッチする
ものである。

エミッタフォロワ回路１のベース入力と接地電位との間
には、トランジスタ５が設けられており、クロックφに
同期してオンオフ制御される。このトランジスタ５のオ
ン期間中、エミッタフォロワトランジスタ１１のベース
電位はこのオントランジスタ５により強制的に接地電位
（低レベル）にクランプされるので、その間、エミッタ
フォロワ回路１のエミッタ出力電位は低レベルに放電制
御されることになる。

第３図は第１図の回路の動作を示す各部のタイミングチ
ャートである。この論理回路の動作クロックとしては、
図示する如く互いに相補的なりロックφ、φの２相クロ
ツクが用いられるものとする。そして、クロックφの低
レベル期間を回路のイネーブル期間とし、高レベル期間
を回路のディスチャージ期間とする。

時刻ｔ１において、クロックφが立下ると、このタイミ
ングに応答して入力ラッチ用Ｆ／Ｐ　４は入力データを
ラッチする。クロックφの低レベル期間はトランジスタ
５はオフとなっているので、Ｆ／Ｆ４のラッチデータは
エミッタフォロワ回路１へ直接入力され、このラッチデ
ータのレベルに対応したレベルがエミッタフォロワ回路
１の出力に得られる。このエミッタフォロワ回路１の出
力レベルは組合せ回路２へ直接印加され、この回路２の
出力には回路２の入力レベルに応したレベルの信号が得
られる。

時刻ｔ２において、クロックφが高レベルから低レベル
に立下ると、これに応答して、出力ラッチ用Ｐ／Ｆ　３
には組合せ回路２の出力が取込まれることになる。同時
に、クロックφが低レベルから高レベルに遷移するので
、トランジスタ５がオンとなり、エミッタフォロワ回路
１のベース電位が接地電位にクランプされる。

従って、クロックφが高レベルの間（ｔ２〜ｔ３）エミ
ッタフォロワ回路１のエミッタ出力の充電電荷は放電さ
れることになる。よって、クロックφが低レベルのイネ
ーブル期間（ｔｌ〜ｔ２）において、例えばエミッタフ
ォロワ回路１の出力が高レベルにあっても、時刻ｔ２〜
ｔ３の放電期間において、エミッタフォロワ回路１の出
力の寄生容量や負荷容量を高レベルに充電していた電荷
が、放電制御される。従って、次のイネーブル期間（ｔ
３〜ｔ４）までにはエミッタフォロワ回路１の出力レベ
ルは低レベルに設定されていることになる。

イネーブル期間（ｔｌ〜ｔ２）において、例えばエミッ
タフォロワ回路１の出力が低レベルにあった場合には、
次の放電期間（ｔ２〜ｔ３）は同等レベル変化しないこ
とは勿論である。

この様に、イネーブル期間と次のイネーブル期間との間
に、必ず放電期間を設けているので、エミッタフォロワ
回路１の出力レベルが前のイネーブル期間に高レベルに
あっても、次の放電期間には必ず低レベルになっている
ので、次のイネーブル期間には、低レベル状態から、高
レベルまたは低レベルの駆動を行うことになる。

従って、第４図（Ｂ）の出力特性４２の如く、遅延時間
の大きな駆動特性はなくなり、出力特性４１の如く低レ
ベルから高レベルの駆動特性、または低レベルから低レ
ベルの駆動特性（この場合は、同等遅延の間遅は生しな
い）となり、高速な負荷駆動が可能である。

その結果、クロックの周波数も大とすることが可能とな
る。従来回路では、第４図（Ｂ）の出力特性４２の駆動
特性（高レベルから低レベルの駆動）が必ず存在するの
で、この大きな遅延時間を見込んでクロックの周波数を
設定する必要かあり、論理回路全体の動作速度が低下す
る要因となっているのである。

第２図は本発明の他の実施例の回路図であり、第１図と
同等部分は同一符号により示している。

本実施例では、トランジスタ５をエミッタフォロワ回路
１の出力ラインとアースラインとの間に設け、クロック
φの高レベル期間、このトランジスタ５をオンとしてエ
ミッタフォロワ回路出力を常に放電して低レベルヘクラ
ンプするようにしているものである。

尚、組合せ回路としてｎ個の回路が並列に設けられ、エ
ミッタフォロワ回路１の出力にて共通にこれ等ｎ個の回
路２−１〜２−ｎを駆動する場合の例である。本例でも
、エミッタ出力ラインに１個のクランプ用トランジスタ
５を設けることにより、第３図の動作タイミングチャー
トに示したものと同一の動作を行うものである。

発明の詳細 な説明した如く、本発明によれば、出力ラッチ回路のラ
ッチタイミングに同期してエミッタフォロワ回路の出力
を放電するようにしているので、回路のイネーブル期間
（入力ラッチ回路のデータラッチ期間）の直前には必ず
、エミッタフォロワ回路の出力は低レベルとなっており
、よって遅延時間が大なる高レベルから低レベルへの負
荷駆動をなくすことができ、高速動作が可能となるとい
う効果がある。

【図面の簡単な説明】

第１図及び第２図は本発明の実施例の各回路図、第３図
は実施例の回路の動作を示すタイミングチャート、第４
図（Ａ）はエミッタフォロワ負荷駆動回路の例を示す図
、第４図（Ｂ）は第４図（Ａ）の回路の出力特性を示す
図である。 主要部分の符号の説明 １・・・・・・エミッタフォロワ回路 ２・・・・・・組合せ回路 ３・・・・・出力ラッチ用Ｆ／Ｆ ４・・・・・入力ラッチ用Ｆ／Ｆ

Claims (1)

【特許請求の範囲】
1. （１）クロックに同期して入力をラッチする入力ラッチ
   回路と、前記入力ラッチ回路のラッチ出力を直接入力と
   するエミッタフォロワ回路と、このエミッタフォロワ回
   路の出力により直接駆動される負荷回路と、この負荷回
   路の出力を前記クロックに同期してラッチする出力ラッ
   チ回路とを含む論理回路であって、前記出力ラッチ回路
   のラッチタイミングに同期して前記エミッタフォロワ回
   路の出力の電荷を放電制御する放電手段を含むことを特
   徴とする論理回路。