JPH1195859A - 集積回路内蔵発振回路 - Google Patents

集積回路内蔵発振回路

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JPH1195859A
JPH1195859A JP9258604A JP25860497A JPH1195859A JP H1195859 A JPH1195859 A JP H1195859A JP 9258604 A JP9258604 A JP 9258604A JP 25860497 A JP25860497 A JP 25860497A JP H1195859 A JPH1195859 A JP H1195859A
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clock
circuit
output
oscillation
switching
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Kenji Kubo
憲司 久保
Hideyuki Takaoka
秀行 高岡
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Renesas Design Corp
Mitsubishi Electric Corp
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Renesas Design Corp
Mitsubishi Electric Corp
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    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
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Abstract

(57)【要約】 【課題】 従来の集積回路内蔵発振回路において、ＣＲ
発振方式およびセラミック振動子を用いた発振方式のど
ちらにも対応しようとした場合、それらとは別に起動用
発振回路を設けて、当該起動用発振回路で動作している
間に上記発振方式を選択する必要があり、クロック切替
えの際に高周波クロックやひげなどが発振されてしまう
という課題があった。 【解決手段】 出力クロック切替回路４１は、リングオ
シレータ３１のクロックに基づいて動作している状態で
内部クロックを一端ハイレベルに固定し、その後外部発
振回路４０のクロックを内部クロックとして出力するよ
うにした集積回路内蔵発振回路である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積回路に内蔵
されて当該集積回路の他の各部に対して内部クロックを
出力する集積回路内蔵発振回路に係り、詳しくは、セラ
ミック振動子や水晶発振子などの固体発振子とともに固
体発振方式にて固体クロックを出力したり、抵抗及びコ
ンデンサとともにＣＲ発振方式にてＣＲクロックを出力
することができる多発振方式対応型の集積回路内蔵発振
回路に関するものである。
【０００２】
【従来の技術】図６は従来の集積回路内蔵発振回路の一
例を示す回路図であり、当該集積回路内蔵発振回路は固
体発振方式にて発振するものである。図において、１は
集積回路であり、２，３はそれぞれ外部端子であり、４
は当該２つの外部端子２，３の間に接続されたインバー
タであり、５は当該インバータ４と並列に配設された帰
還抵抗である。また、６は上記２つの外部端子２，３の
間に外付けされたセラミック振動子であり、７，８はそ
れぞれ上記各外部端子３，２に接続されたコンデンサで
ある。
【０００３】次に動作について説明する。この回路に電
圧が印加されると上記セラミック振動子６が振動を開始
し、その振動に応じた微少な交流電圧が当該セラミック
振動子６の両端に発生する。そして、上記２つのコンデ
ンサ７，８の容量に応じた周波数の微少電圧変動が上記
２つの外部端子２，３に印加される。すると、上記イン
バータ４は一方の外部端子２に入力される電圧変動に同
期した交流電圧を出力し、それが内部クロックとして集
積回路１内の他の各部に供給される。なお、上記帰還抵
抗５は例えば当該内部クロックがハイレベルからローレ
ベルに変化する時などにおいて帰還電流を引っ張ってク
ロックのエッジの立ち上がりや立ち下がりを改善するた
めに設けられている。
【０００４】図７は従来の集積回路内蔵発振回路の他の
例を示す回路図である。当該集積回路内蔵発振回路はＣ
Ｒ発振方式にて発振するものである。図において、１は
集積回路であり、９は外部端子であり、１０，１１は基
準電圧を生成する基準電圧発生抵抗であり、１２は上記
外部端子９に外付けされた外付け抵抗であり、１３は上
記外部端子９に外付けされた外付けコンデンサであり、
１４は当該外部端子９の電圧と上記基準電圧とを比較す
るコンパレータであり、１５は当該比較結果に応じてｏ
ｎ／ｏｆｆ動作して上記外部端子９から電流を吸引する
ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳと略
記する）であり、１６は上記コンパレータ１４と当該Ｎ
ＭＯＳ１５との間に配設されたディレイ回路であり、１
７は当該外部端子９の電圧を反転して出力するインバー
タである。
【０００５】次に動作について説明する。この回路に電
圧が印加されると外付け抵抗１２と外付けコンデンサ１
３とのインピーダンスに応じた時定数にて上記外部端子
９の電圧が上昇する。そして、この外部端子９の電圧が
上記基準電圧を超えたら上記コンパレータ１４の出力レ
ベルが反転する。更に、上記ディレイ回路１６により設
定された遅延時間の後に上記ＮＭＯＳ１５のゲートに印
加される電圧も反転し、当該ＮＭＯＳ１５にはソースか
らドレインに電流が流れ始める。その結果、上記外付け
コンデンサ１３に蓄積されていた電荷は当該ＮＭＯＳ１
５により吸引され、外部端子９の電圧は降下する。そし
て、当該外部端子９の電圧が上記基準電圧よりも低下し
たら上記コンパレータ１４の出力レベルは再度反転し
（元に戻って）、ＮＭＯＳ１５は閉じ、外付けコンデン
サ１３への蓄電が開始される。このように、上記回路で
は、上記ディレイ回路１６による遅延時間と外付けした
外付け抵抗１２および外付けコンデンサ１３などの応答
速度によって決まる周期で外部端子９の電圧が変動す
る。そして、上記インバータ１７は当該外部端子９の電
圧変動を反転して内部クロックとして出力する。
【０００６】なお、これら従来技術に示した２つの発振
方式を比較すると、前者の固体発振方式は後者のＣＲ発
振方式に比べ割高になるが高精度のクロックを生成する
ことができるという関係にある。
【０００７】
【発明が解決しようとする課題】従来の集積回路内蔵発
振回路は以上のように構成されているので、プロバイダ
においては同一の機能を有する集積回路を内蔵発振回路
の数だけ準備する必要があって量産効果を期待すること
が難しいとか、ユーザにおいては単に機能のみを比較検
討して発注するのではなく用途に合わせた発振方式を考
慮して集積回路を選択して発注しなければならないなど
といった不都合が生じていた。
【０００８】そこで、近年、集積回路の高集積化が進み
特開平６−２６０８３６号公報に示されるように２つの
発振方式にて発振することが可能な集積回路内蔵発振回
路が提案されている。
【０００９】図８は当該集積回路内蔵発振回路を示す回
路図である。図において、２６は異なる２つの発振方式
に対応した第１発振回路であり、２７は第２発振回路で
あり、２８はこれら各発振回路２６，２７から出力され
るクロックの一方を内部クロックとして出力するクロッ
ク切替回路である。また、１８，１９はそれぞれ上記第
１発振回路２６に設けられた外部端子であり、２０，２
１は出力制御機能付きバッファであり、２２はそれぞれ
インバータであり、２３はコンデンサであり、２４，２
５はそれぞれ上記各外部端子１８，１９の内部接続先を
切替える切替スイッチであり、２９，３０はそれぞれ上
記第２発振回路２７に設けられた外部端子である。
【００１０】次に動作について説明する。上記第１発振
回路２６の外部端子１８，１９に外付け抵抗を接続する
とともに、上記２つの切替スイッチ２４，２５の内部接
続先を上記インバータ２２およびコンデンサ２３側に設
定した場合の動作について説明する。この場合、例えば
インバータ２２の出力レベルがローからハイに変化した
場合には、上記コンデンサ２３と上記外付け抵抗とに電
流が流れ、その時定数に応じた遅延時間にて外部端子１
８の電位がハイレベルに上昇し、その結果、上記インバ
ータ２２の出力レベルは所定の時間の後にローレベルに
戻る。
【００１１】次に、上記第１発振回路２６の２つの外部
端子１８，１９の間に帰還抵抗およびセラミック振動子
を配設し、且つ、各外部端子１８，１９にコンデンサを
接続するとともに、上記２つの切替スイッチ２４，２５
の内部接続先を上記バッファ２１側に設定した場合の動
作について説明する。この場合、まず、上記セラミック
振動子および２つのコンデンサから所定の周波数の電圧
変動が出力され、これに起因する外部端子１８の電圧変
動に応じて上記バッファはクロックを出力し、上記帰還
抵抗がこのクロック波形を整形して出力する。
【００１２】なお、上記第２発振回路２７は１種類の発
振方式でクロックを出力するものであり、リセット後は
当該第２発振回路２７のクロックがクロック切替回路２
８から出力されるように制御することにより、上記各切
替スイッチ２８を切替えることが可能となる。
【００１３】以上のように、上記図８に示す集積回路内
蔵発振回路は２つの発振方式にて動作することができ
る。しかしながら、このような集積回路内蔵発振回路で
は、上記第１発振回路２６のクロックと第２発振回路２
７のクロックとは一般的にクロックの立ち上がりタイミ
ングや立ち下がりタイミングが一致していないので、ク
ロック切替えの際にこれらのクロックよりも高い周波数
を有するクロックが出力されたり、所謂ひげなどが出力
されてしまう。そして、そのような高周波のクロックが
出力されたりすると集積回路の他の回路ではデータセッ
トアップタイムなどが確保できなくなってラッチ動作が
不安定となったりして誤動作し、例えリセット動作を行
なったとしても安定したリセット状態を維持したまま集
積回路を復帰動作させることができなくなってしまう。
また、各発振回路ごとに別々の外部端子１８，１９，２
９，３０を必須とし、使用ピン数が増加してしまうとい
う問題がある。
【００１４】この発明は上記のような課題を解決するた
めになされたもので、リセット後の復旧動作を確実なも
のとしつつ、しかも、発振回路に使用するピン数を増加
させることなく、２つ以上の発振方式にて動作すること
が可能な集積回路内蔵発振回路を得ることを目的とす
る。
【００１５】
【課題を解決するための手段】この発明に係る集積回路
内蔵発振回路は、集積回路内に配設されて第１クロック
を出力する内部発振回路と、外部端子に接続された外付
け部材に応じて２つ以上の発振方式にて第２クロックを
出力することができる外部発振回路と、リセット直後に
は上記第１クロックを内部クロックとして出力するとと
もに、当該内部クロックを上記第１クロックと上記第２
クロックとの間で切替える出力クロック切替回路とを有
する多発振方式対応型の集積回路内蔵発振回路であっ
て、しかも、上記出力クロック切替回路は、一方のクロ
ックから他方のクロックに切替える際には、当該一方の
クロックの出力を停止してから少なくとも上記第１クロ
ックあるいは上記第２クロックの短い方の１周期期間の
後に他方のクロックの出力を開始するものである。
【００１６】この発明に係る集積回路内蔵発振回路は、
上記内部発振回路がリングオシレータを有するものであ
る。
【００１７】この発明に係る集積回路内蔵発振回路は、
上記出力クロック切替回路が、クロック選択レジスタを
有するとともに当該クロック選択レジスタへの書き込み
動作に応じて切替えを行なうものである。
【００１８】この発明に係る集積回路内蔵発振回路は、
上記出力クロック切替回路が、第２クロックを検出した
ら第２クロックへの切替えを行なうものである。
【００１９】この発明に係る集積回路内蔵発振回路は、
上記出力クロック切替回路が、第２クロックを検出しな
い場合には第２クロックへの切替えを禁止するものであ
る。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１（ａ）はこの発明の実施の形態１に
よる多発振方式対応型の集積回路内蔵発振回路を示す回
路図である。図において、１は集積回路であり、３３は
当該集積回路１の中央処理装置（ＣＰＵ）であり、３１
は集積回路１内に配設されたインバータとその出力に接
続されたコンデンサとを複数組有し、各組を直列に接続
するとともに出力を入力に帰還して構成されるリングオ
シレータ（内部発振回路）であり、４０は２つの外部端
子２，３を有し、固体発振方式およびＣＲ発振方式にて
発振することができる外部発振回路であり、４１は上記
リングオシレータ３１から出力される第１クロックと上
記外部発振回路４０から出力される第２クロックとの中
から１つのクロックを選択して内部クロックとして出力
する出力クロック切替回路であり、３６は上記中央処理
装置３３と図示外のその他の内部回路とを接続するバス
である。
【００２１】また、３２は上記第１クロックおよび第２
クロックが入力されて内部クロックを出力するクロック
切替回路本体であり、３５はバスを介して上記中央処理
装置３３による書き込みがなされ、それに応じた出力ク
ロック切替用の制御信号を当該クロック切替回路本体３
２に出力する第２レジスタ（クロック選択レジスタ）で
ある。
【００２２】更に、２，３はそれぞれ外部端子であり、
４は当該２つの外部端子２，３の間に接続されたインバ
ータであり、５は当該インバータ４と並列に配設された
帰還抵抗であり、１０，１１は基準電圧を生成する基準
電圧発生抵抗であり、１４は一方の外部端子３の電圧と
上記基準電圧とを比較するコンパレータであり、１５は
当該比較結果に応じてｏｎ／ｏｆｆ動作して他方の外部
端子２から電流を吸引するＮＭＯＳであり、１６は上記
コンパレータ１４と当該ＮＭＯＳ１５との間に配設され
たディレイ回路であり、３４はバス３６を介して上記中
央処理装置３３による書き込みがなされ、それに応じた
選択信号を出力する第１レジスタであり、３７は当該選
択信号を反転させる反転用インバータであり、３９は上
記反転選択信号に応じてディレイ回路１６からＮＭＯＳ
１５への信号入力を停止させるＡＮＤ回路である。
【００２３】図１（ｂ）は上記外部発振回路４０をＣＲ
発振方式で使用する場合に上記２つの外部端子２，３に
接続するＣＲ発振用外付け部材を示す回路図である。図
において、１２は上記外部端子２，３に共通に外付けさ
れた外付け抵抗であり、１３は上記外部端子２，３に共
通に外付けされた外付けコンデンサである。
【００２４】図１（ｃ）は上記外部発振回路４０を固体
発振方式で使用する場合に上記２つの外部端子２，３に
接続する固体発振用外付け部材を示す回路図である。図
において、６は上記２つの外部端子２，３の間に外付け
されたセラミック振動子であり、７，８はそれぞれ上記
各外部端子２，３に接続されたコンデンサである。
【００２５】図２は上記クロック切替回路本体３２の詳
細な構成を示す回路図である。図において、４２は外部
発振回路４０から出力される第２クロックが入力され、
そのクロック数をカウントする２ビットカウンタであ
り、４３は当該２ビットカウンタ４２のカウント値が３
となったら一致検出信号を出力する一致検出回路であ
り、４４は上記第２レジスタ３５からの出力クロック切
替用の制御信号が入力され、それを反転させた反転制御
信号を上記２ビットカウンタ４２のリセットに入力する
切替用インバータであり、４５は上記一致検出信号およ
び上記反転制御信号が入力され、反転制御信号がハイレ
ベルになった後で不一致となる期間にハイレベル固定信
号を出力するハイレベル用ＡＮＤ回路であり、４６は上
記一致検出信号および上記反転制御信号が入力され、反
転制御信号がハイレベルになって更に一致したら外部ク
ロック出力信号を出力する外部クロック用ＡＮＤ回路で
ある。また、４７は上記出力クロック切替用の制御信号
がハイレベルの時にリングオシレータ３１の第１クロッ
クを内部クロックとして出力する第１クロック用スイッ
チであり、４８は上記ハイレベル固定信号がハイレベル
の時にハイレベル信号を内部クロックとして出力するハ
イレベル用スイッチであり、４９は上記外部クロック出
力信号を内部クロックとして出力する第２クロック用ス
イッチであり、これらはＣＭＯＳで構成されている。
【００２６】次に動作について説明する。まず、上記Ｃ
Ｒ発振用外付け部材を外部端子２，３に接続した場合の
動作について説明する。電源投入やリセット操作により
集積回路１を立ち上げると、第１レジスタ３４および第
２レジスタ３５の内容はリセットされた状態となり、当
該第２レジスタ３５からは内部クロックを選択するよう
にハイレベルの出力クロック切替用の制御信号が出力さ
れる。また、リングオシレータ３１は電源投入と同時に
立ち上がり、所定の周期で変化する第１クロックをクロ
ック切替回路本体３２に出力する。従って、当該クロッ
ク切替回路本体３２の第１クロック用スイッチ４７がオ
ンして、当該第１クロックが内部クロックとしてクロッ
ク切替回路本体３２から出力され、この第１クロックに
基づいて集積回路１の立ち上げ動作が行なわれる。この
際、切替用インバータ４４から出力される反転制御信号
はローレベルに固定されているため、ハイレベル用スイ
ッチ４８および第２クロック用スイッチ４９からクロッ
ク信号などが出力されることはない。
【００２７】このような状態で上記中央処理装置３３は
起動プログラムに従って上記第１レジスタ３４および第
２レジスタ３５に対して書き込みを行なう。具体的に
は、第１レジスタ３４に対しては選択信号出力がローレ
ベルとなるような書き込みを行なった後、第２レジスタ
に対しては制御信号出力がローレベルとなるように書き
込みを行なう。この動作により、まず、外付け抵抗１
２、外付けコンデンサ１３、インバータ４、コンパレー
タ１４、ディレイ回路１６、ＡＮＤ回路３９、ＮＭＯＳ
１５のループが動作し、上記外付け抵抗１２および外付
けコンデンサ１３による時定数や上記ディレイ回路１６
による遅延時間に応じた周波数の第２クロックが外部発
振回路４０から出力され、この第２クロックは上記２ビ
ットカウンタ４２に入力される。そして、当該２ビット
カウンタ４２は上記反転制御信号によるリセットが解除
された後、当該第２クロックの周期をカウントし、一致
検出回路４３はそのカウント値が３となり第２クロック
が正常に動作を開始したら一致検出信号をハイレベルに
切替える。従って、上記第２レジスタ３５からローレベ
ルの制御信号が出力されてから上記一致検出信号がハイ
レベルに切り替わるまでの間は、ハイレベル用ＡＮＤ回
路４５からハイレベル固定信号が出力され、ハイレベル
用スイッチ４８からのハイレベル固定信号が内部クロッ
クとして出力され、上記一致検出信号がハイレベルに切
り替わると、外部クロック用ＡＮＤ回路４６から信号が
出力され、第２クロック用スイッチ４９からの第２クロ
ックが内部クロックとして出力される。
【００２８】次に、上記固体発振用外付け部材を外部端
子２，３に接続した場合の動作について説明する。電源
投入やリセット操作後の動作はＣＲ発振用外付け部材を
接続した場合と同様なので説明を省略する。第１クロッ
クが内部クロックとして使用されている状態において、
上記中央処理装置３３は起動プログラムに従って上記第
１レジスタ３４および第２レジスタ３５に対して書き込
みを行なう。具体的には、第１レジスタ３４に対しては
その選択信号出力がハイレベルとなるような書き込みを
行なった後、第２レジスタ３５に対してはその制御信号
出力がローレベルとなるように書き込みを行なう。この
動作により、セラミック振動子６とコンデンサ７，８と
から出力される電圧変動に応じて上記インバータ４と帰
還抵抗５とが動作し、所定の周波数の第２クロックが外
部発振回路４０から出力され、これが内部クロックとし
て出力される。第２クロック生成後の詳細な動作もＣＲ
発振用外付け部材を接続した場合と同様なので説明を省
略する。
【００２９】図３はこれら上記クロック切替え動作期間
における発振回路の動作を示すタイミングチャートであ
る。詳しくは、図３（ａ）は第２クロックの周波数が第
１クロックの周波数よりもはるかに高く設定された場合
のものであり、図３（ｂ）は第２クロックの周波数が第
１クロックの周波数とほぼ同等に設定された場合のもの
である。図において、ＶＸは外部発振回路４０から出力
される第２クロックであり、ＶＲ０２ＯＵＴは内部発振
回路４１から出力される第１クロックであり、ＲＩＮＧ
１は第２レジスタ３５から出力される出力クロック切替
用の制御信号であり、Ａはハイレベル用ＡＮＤ回路４５
から出力されるハイレベル固定信号であり、Ｂは外部ク
ロック用ＡＮＤ回路４６から出力される信号であり、Ｃ
ＮＴは２ビットカウンタ４２から出力されるカウント値
であり、Ｖ０はクロック切替回路本体３２から出力され
る内部クロックである。
【００３０】以上のように、この実施の形態１によれ
ば、第１クロックを出力する内部発振回路３１と、外部
端子２，３に接続された外付け部材に応じてＣＲ発振方
式あるいは固体発振方式にて第２クロックを出力するこ
とができる外部発振回路４０と、リセット直後には上記
第１クロックを内部クロックとして出力するとともに、
当該内部クロックを上記第１クロックと上記第２クロッ
クとの間で切替える出力クロック切替回路４１とで構成
したので、２つ以上の発振方式にて動作することができ
る効果がある。
【００３１】しかも、外部発振回路４０を発振方式に応
じて設定するために２つの発振回路３１，４０を有する
にも関わらず、上記内部発振回路３１はその全てが集積
回路化されているので、使用するピン数は従来と同等で
ある。また、当該内部発振回路３１として、トランジス
タとコンデンサとで構成されるリングオシレータを使用
しているので非常に小さい規模にて好適に構成すること
ができる効果がある。
【００３２】また、出力クロック切替回路４１は、一方
のクロックから他方のクロックに切替える際には、当該
一方のクロックの出力を停止してから、周期が短い第２
クロックの３クロック分待って他方のクロックの出力を
開始するように構成したので、これら２つのクロックの
位相が一致していない場合であっても、その切替えの際
に第２クロックよりも高い周波数を有するクロックが出
力されてしまうことはなく、ラッチ回路などの動作が保
証され、リセット後の復旧動作を確実なものとすること
ができる効果がある。
【００３３】更に、出力クロック切替回路４１に第２レ
ジスタ３５を設けるとともに当該第２レジスタ３５への
書き込み動作に応じて切替えを行なう構成としているの
で、集積回路１上で動作するソフトウェアプログラムな
どに応じて当該第２レジスタ３５の書き替えを行なうこ
とで所望のクロックを選択することが可能となり、当該
プログラムや動作状態に応じて動作クロックのモードを
切替えて使用することも可能となる効果がある。
【００３４】実施の形態２．図４はこの発明の実施の形
態２によるクロック切替回路本体３２の詳細な構成を示
す回路図である。図において、５０は第２クロックが入
力され、当該第２クロックのクロック数をカウントして
オーバフロー信号を出力する第２の２ビットカウンタで
あり、第２レジスタ３５は当該オーバフロー信号が入力
されない限り出力クロック切替用の制御信号を出力しな
いように改良されている。これ以外の構成は実施の形態
１と同様なので同一の符号を付して説明を省略する。
【００３５】次に動作について説明する。電源投入やリ
セット操作後に中央処理装置３３により第２レジスタ３
５の内容が書き替えられると、第２レジスタ３５は第２
の２ビットカウンタ５０のオーバフロー信号が入力され
ているか否かを判断し、当該信号が入力されている場合
にのみ上記出力クロック切替用の制御信号を出力する。
すると、これに従って２ビットカウンタ４２は第２クロ
ックのカウントを開始し、そのカウント値が３となった
ら一致検出回路４３から一致検出信号が出力され、これ
に従って、内部クロックは第１クロックからハイレベル
固定期間を経て第２クロックに切り替わる。これ以外の
動作は実施の形態１と同様なので説明を省略する。
【００３６】以上のように、この実施の形態２によれ
ば、実施の形態１と同様に、使用ピン数の増加や回路規
模の増加を防止しつつ２つ以上の発振方式にて動作する
ことができ、第１クロックの位相と第２クロックの位相
とがずれていたとしてもリセット後の復旧動作を確実な
ものとすることができ、しかも、第２レジスタ３５の書
き替え操作によりクロックを切替えて使用することがで
きる効果がある。
【００３７】また、出力クロック切替回路４１を、第２
クロックを検出しない場合には第２クロックへの切替え
を禁止するように構成しているので、当該第２クロック
が立ち上がっていない状態などにおいて誤って切替えて
集積回路１が完全にストップしてしまうようなこともな
く、非常事態が生じたとしてもリセットによる復旧動作
を行なうことが可能となる効果がある。
【００３８】実施の形態３．図５はこの発明の実施の形
態３によるクロック切替回路本体３２の詳細な構成を示
す回路図である。図において、５１は第２の２ビットカ
ウンタ５０から出力されるカウント値が３となったら自
動的に出力クロック切替用の制御信号を出力する第２の
一致検出回路である。これ以外の構成は実施の形態２と
同様なので同一の符号を付して説明を省略する。
【００３９】次に動作について説明する。電源投入やリ
セット操作が行なわれると第２の２ビットカウンタ５０
はカウント値を出力し、第２の一致検出回路５１は当該
カウント値が３となったら出力クロック切替用の制御信
号を出力する。すると、これに従って２ビットカウンタ
４２は第２クロックのカウントを開始し、そのカウント
値が３となったら一致検出回路４３から一致検出信号が
出力され、これに従って、内部クロックは第１クロック
からハイレベル固定期間を経て第２クロックに切り替わ
る。これ以外の動作は実施の形態２と同様なので説明を
省略する。
【００４０】以上のように、この実施の形態３によれ
ば、実施の形態２と同様に、使用ピン数の増加や回路規
模の増加を防止しつつ２つ以上の発振方式にて動作する
ことができ、第１クロックの位相と第２クロックの位相
とがずれていたとしてもリセット後の復旧動作を確実な
ものとすることができる効果がある。
【００４１】また、出力クロック切替回路４１を、第２
クロックを検出したら第２クロックへの切替えを行なう
ように構成しているので、中央処理装置３３は上記出力
クロック切替回路４１と上記外部発振回路４０との両方
に対して設定動作をする必要が無く、切替え動作を簡便
にし，立ち上がりをスムースにすることができる効果が
ある。
【００４２】更に、出力クロック切替回路４１を、第２
クロックを検出しない場合には第２クロックへの切替え
を禁止するように構成しているので、当該第２クロック
が立ち上がっていない状態などにおいて誤った切替えに
より集積回路１が完全にストップしてしまうようなこと
もなく、非常事態が生じたとしてもリセットによる復旧
動作を行なうことが可能となる効果がある。
【００４３】
【発明の効果】以上のように、この発明によれば、第１
クロックを出力する内部発振回路と、外部端子に接続さ
れた外付け部材に応じて２つ以上の発振方式にて第２ク
ロックを出力することができる外部発振回路と、リセッ
ト直後には上記第１クロックを内部クロックとして出力
するとともに、当該内部クロックを上記第１クロックと
上記第２クロックとの間で切替える出力クロック切替回
路とで構成したので、２つ以上の発振方式にて動作する
ことができる効果がある。
【００４４】この発明によれば、上記内部発振回路を集
積回路内に配設した構成としているので、２つの発振回
路を有するにも関わらず、当該発振回路に使用するピン
数は従来のままである。この際、当該内部発振回路とし
ては様々な発振回路の構成が考えられるが、リングオシ
レータを有する構成とすれば、集積回路に一般的に設け
られているトランジスタとコンデンサとで所定の発振周
波数の発振回路を構成することができ、非常に小さい回
路規模で好適に内部発振回路を構成することができる効
果がある。
【００４５】この発明によれば、上記出力クロック切替
回路は、一方のクロックから他方のクロックに切替える
際には、当該一方のクロックの出力を停止してから少な
くとも上記第１クロックあるいは上記第２クロックの短
い方の１周期期間の後に他方のクロックの出力を開始す
るように構成したので、これら２つのクロックの立ち上
がりタイミングや立ち下がりタイミングが同期をとれて
いない場合であっても、その切替えの際にこれらクロッ
クよりも高い周波数を有するクロックが出力されてしま
うことはなく、リセット後の復旧動作を確実なものとす
ることができる効果がある。
【００４６】この発明によれば、上記出力クロック切替
回路を、クロック選択レジスタを有するとともに当該ク
ロック選択レジスタへの書き込み動作に応じて切替えを
行なう構成とすれば、当該集積回路上で動作するソフト
ウェアプログラムなどに応じて当該レジスタの書き替え
を行なうことで所望のクロックを選択することが可能と
なり、当該プログラムに応じて動作クロックのモードを
切替えて使用することも可能となる効果がある。
【００４７】この発明によれば、上記出力クロック切替
回路を、第２クロックを検出したら第２クロックへの切
替えを行なうように構成すれば、上記出力クロック切替
回路と上記外部クロック切替回路との両方について集積
回路に設けられた中央処理装置による設定動作をする必
要が無く、切替え動作を簡便にし、立ち上がりをスムー
スにすることができる効果がある。
【００４８】この発明によれば、上記出力クロック切替
回路を、第２クロックを検出しない場合には第２クロッ
クへの切替えを禁止するように構成すれば、当該第２ク
ロックが立ち上がっていない状態などにおいてプログラ
ムの誤りなどにより集積回路が完全にストップしてしま
うようなこともなく、非常事態が生じたとしてもリセッ
トによる復旧操作を行なうことが可能となる効果があ
る。
【図面の簡単な説明】
【図１】 （ａ）はこの発明の実施の形態１による多発
振方式対応型の集積回路内蔵発振回路を示す回路図、
（ｂ）は外部発振回路をＣＲ発振方式で使用する場合に
外部端子に接続するＣＲ発振用外付け部材を示す回路
図、（ｃ）は外部発振回路を固体発振方式で使用する場
合に外部端子に接続する固体発振用外付け部材を示す回
路図である。
【図２】 この発明の実施の形態１によるクロック切替
回路本体の詳細な構成を示す回路図である。
【図３】 この発明の実施の形態１による発振回路のク
ロック切替え動作期間における動作を示すタイミングチ
ャートである。
【図４】 この発明の実施の形態２によるクロック切替
回路本体の詳細な構成を示す回路図である。
【図５】 この発明の実施の形態３によるクロック切替
回路本体の詳細な構成を示す回路図である。
【図６】 従来の集積回路内蔵発振回路（固体発振方
式）の一例を示す回路図である。
【図７】 従来の集積回路内蔵発振回路（ＣＲ発振方
式）の他の例を示す回路図である。
【図８】 ２つの発振方式にて発振することが可能な従
来の集積回路内蔵発振回路を示す回路図である。
【符号の説明】
２，３ 外部端子、３１ リングオシレータ（内部発振
回路）、３５ 第２レジスタ（クロック選択レジス
タ）、４０ 外部発振回路、４１ 出力クロック切替回
路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積回路内に配設されて第１クロックを
    出力する内部発振回路と、外部端子に接続された外付け
    部材に応じて２つ以上の発振方式にて第２クロックを出
    力することができる外部発振回路と、リセット直後には
    上記第１クロックを内部クロックとして出力するととも
    に、当該内部クロックを上記第１クロックと上記第２ク
    ロックとの間で切替える出力クロック切替回路とを有す
    る多発振方式対応型の集積回路内蔵発振回路において、 上記出力クロック切替回路は、一方のクロックから他方
    のクロックに切替える際には、当該一方のクロックの出
    力を停止してから少なくとも上記第１クロックあるいは
    上記第２クロックの短い方の１周期期間の後に他方のク
    ロックの出力を開始することを特徴とする多発振方式対
    応型の集積回路内蔵発振回路。
  2. 【請求項２】 内部発振回路はリングオシレータを有す
    ることを特徴とする請求項１記載の多発振方式対応型の
    集積回路内蔵発振回路。
  3. 【請求項３】 出力クロック切替回路は、クロック選択
    レジスタを有するとともに当該クロック選択レジスタへ
    の書き込み動作に応じて切替えを行なうことを特徴とす
    る請求項１記載の多発振方式対応型の集積回路内蔵発振
    回路。
  4. 【請求項４】 出力クロック切替回路は、第２クロック
    を検出すると第２クロックへの切替えを行なうことを特
    徴とする請求項１記載の多発振方式対応型の集積回路内
    蔵発振回路。
  5. 【請求項５】 出力クロック切替回路は、第２クロック
    を検出しない場合には第２クロックへの切替えを禁止す
    ることを特徴とする請求項１記載の多発振方式対応型の
    集積回路内蔵発振回路。
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