JP2008199277A - クロック制御回路、集積回路装置及び電子機器 - Google Patents

Abstract

【課題】ノイズフィルタでは完全には除去することができないようなノイズがクロック信号に発生した場合でも、このクロック信号で動作する回路の誤動作を防止することができるクロック制御回路を提供すること。
【解決手段】クロック制御回路１０は、発振クロック２２の電圧が所定の範囲にあるか否かを判断し、発振クロック２２の電圧が所定の範囲にない時はノイズ検出信号１２８を生成するノイズ検出回路１２０と、ノイズ検出信号１２８に基づいて、少なくとも所定の期間、クロック出力停止信号１３８を生成するクロック出力停止信号生成回路１３０と、発振クロックを所定の時間遅延させた遅延クロック信号１４８を生成する遅延クロック生成回路１４０と、クロック出力停止信号１３８が存在する期間は、遅延クロック信号１４８の外部への出力を停止するように制御するクロック出力停止制御回路１５０と、を含む。
【選択図】図１

Description

本発明は、クロック制御回路、集積回路装置及び電子機器に関する。

発振回路が出力する発振クロックにノイズが重畳すると、後段のバッファにより発振クロックが２値化された矩形波のクロック信号にパルス状のノイズが伝播し、このクロック信号で動作する回路が誤動作する可能性がある。そのため、従来、ノイズフィルタ等により発振クロックに重畳したノイズや矩形波のクロック信号に伝播したパルス状のノイズを除去することが行われている。
特開２００２−９１６０４号公報 特開２００５−３０１３８８号公報

一方、発振回路の電源供給線等にノイズが重畳すると発振クロックの振幅が変動して発振回路の動作が不安定になるため、発振クロックを２値化した矩形波のクロック信号の周期が瞬間的に短くなる現象が起こり得る。クロック信号の周期が短くなると１クロックで行うべき処理が終了せず、このクロック信号で動作する回路が誤動作する可能性がある。しかし、クロック信号の周期が瞬間的に短くなるような場合は、短いパルスノイズを除去するノイズフィルタでは完全に除去することができないという問題があった。

本発明は、以上のような問題点に鑑みてなされたものであり、ノイズフィルタでは完全には除去することができないようなノイズがクロック信号に発生した場合でも、このクロック信号で動作する回路の誤動作を防止することができるクロック制御回路を提供することを目的とする。

（１）本発明に係るクロック制御回路は、
クロック出力を制御するクロック制御回路であって、
入力クロック信号の電圧が所定の範囲にあるか否かを判断し、前記入力クロック信号の電圧が前記所定の範囲にない時はノイズ検出信号を生成するノイズ検出部と、
前記ノイズ検出信号に基づいて、少なくとも所定の期間、クロック出力停止信号を生成するクロック出力停止信号生成部と、
前記入力クロック信号を所定の時間遅延させた遅延クロック信号を生成する遅延クロック生成部と、
前記クロック出力停止信号が存在する期間は、前記遅延クロック信号の外部への出力を停止するように制御するクロック出力停止制御部と、を含むことを特徴とする。

入力クロック信号は、所定の周波数および振幅を有するアナログ信号であればよく、例えば、水晶発振回路、ＣＲ発振回路、ＬＣ発振回路、セラミック発振回路などが出力する発振クロックであってもよい。

ノイズ検出部が入力クロック信号の電圧が所定の範囲にあるか否かを判断する時の当該所定の範囲は、例えば、発振回路が安定発振動作をしている時に出力する一定の振幅値を有する発振クロック（入力クロック信号）の最大電圧及び最小電圧を含むような電圧の範囲であればよい。

クロック出力停止信号生成部がクロック出力停止信号を生成する、少なくとも所定の期間とは、例えば、安定発振している発振クロック（入力クロック信号）にノイズが重畳し、その電圧が所定の範囲にない状態になってから（ノイズを検出した後）、発振クロックが安定発振状態に復帰するまでに要すると想定される時間であってもよい。例えば、抵抗器とコンデンサにより決定される時定数を利用してクロック出力停止信号を所定の期間だけ生成するようにしてもよいし、タイマーでカウントしてクロック出力停止信号を所定の期間だけ生成するようにしてもよい。なお、発振回路の種類によって、安定発振状態に復帰するまでに要する時間は異なるため、回路構成に応じて適切な時間を選択するのが好ましい。

遅延クロック生成部は、入力クロック信号を遅延させたアナログ信号を矩形波のクロック信号にして遅延クロック信号を生成してもよいし、入力クロック信号を矩形波のクロック信号にした後に遅延させて遅延クロック信号を生成してもよい。

入力クロック信号を遅延させる所定の時間は、ノイズが検出された時のクロックパルスを誤って出力することを防止するためには、少なくともノイズ検出部に入力クロック信号が供給されてからクロック出力停止信号生成部がクロック出力停止信号を生成するまでの時間であるのが好ましい。

本発明によれば、ノイズ検出部が入力クロック信号の電圧が所定の範囲にあるか否かを判断する時の当該所定の範囲を適切に選択することにより、入力クロック信号の周波数に近い周波数成分をもつノイズ（ノイズフィルタでは除去できないようなノイズ）が入力クロック信号に重畳した場合であっても、確実にクロック出力を停止することができる。従って、一時的にクロック信号を停止しても問題ない回路に対してクロック信号を供給する場合には、回路の誤動作を防止することができる。

また、本発明によれば、クロック出力停止信号を生成する所定の期間を発振回路の特性に応じて適切に選択することにより、発振クロック（入力クロック信号）が安定発振状態に復帰するまで確実にクロック出力を停止することができるとともに、発振クロックが安定発振状態に復帰したらすぐにクロック出力を再開するようにすることもできる。

（２）本発明に係るクロック制御回路は、
前記ノイズ検出部は、
前記入力クロック信号の電圧が所定のＨレベル判定電圧よりも高いか否かを検出するＨレベル検出部と、
前記入力クロック信号の電圧が前記Ｈレベル判定電圧よりも低い所定のＬレベル判定電圧よりも低いか否かを検出するＬレベル検出部と、を含み、
前記入力クロック信号の電圧が前記Ｌレベル判定電圧と前記Ｈレベル判定電圧の間の範囲にない時は前記ノイズ検出信号を生成することを特徴とする。

本発明によれば、入力クロック信号の電圧が所定のＬレベル判定電圧と所定のＨレベル判定電圧の間の範囲にあるか否かを判断することができるので、簡単にノイズ検出を行うことができる。

（３）本発明に係るクロック制御回路は、
前記Ｈレベル判定電圧及び前記Ｌレベル判定電圧を前記Ｈレベル検出部及び前記Ｌレベル検出部に供給する判定電圧供給部を含み、
前記判定電圧供給部は、
設定値に基づいて、前記Ｈレベル判定電圧及び前記Ｌレベル判定電圧を可変に制御する判定電圧制御部を含むことを特徴とする。

例えば、設定値に基づいて、所定のビット数の選択信号により複数の判定電圧からＨレベル判定電圧及びＬレベル判定電圧を選択することにより、Ｈレベル判定電圧及びＬレベル判定電圧を可変に制御してもよい。例えば、複数の抵抗器を直列に接続し、抵抗分圧された複数の電圧からＨレベル判定電圧及びＬレベル判定電圧を選択するようにしてもよい。また、アナログの制御信号によりＨレベル判定電圧及びＬレベル判定電圧が任意の電圧となるように可変に制御してもよい。

設定値は、外部端子から供給されるようにしてもよいし、設定レジスタの出力であってもよいし、外部端子から供給される信号や設定レジスタの出力をデコードして生成してもよい。

本発明によれば、Ｈレベル判定電圧及びＬレベル判定電圧を可変に制御することにより、発振インバータの駆動能力により安定発振時における入力クロック信号の振幅が異なる場合等でも、ノイズ検出のための判定電圧を適切に設定することができる。

（４）本発明に係るクロック制御回路は、
前記Ｈレベル検出部は、
前記クロック出力停止信号が存在しない期間の前記Ｈレベル判定電圧と前記クロック出力停止信号が存在する期間の前記Ｈレベル判定電圧を切り替えて検出を行い、
前記Ｌレベル検出部は、
前記クロック出力停止信号が存在しない期間の前記Ｌレベル判定電圧と前記クロック出力停止信号が存在する期間の前記Ｌレベル判定電圧を切り替えて検出を行うことを特徴とする。

本発明によれば、クロックを停止するか否かを判断するためのノイズ検出の判定電圧とクロック停止後にクロック出力を再開するためのノイズ検出の判定電圧を切り替えることができる。

（５）本発明に係るクロック制御回路は、
前記クロック出力停止信号が存在する期間の前記Ｈレベル判定電圧は、前記クロック出力停止信号が存在しない期間の前記Ｈレベル判定電圧よりも低く、前記クロック出力停止信号が存在する期間の前記Ｌレベル判定電圧は、前記クロック出力停止信号が存在しない期間の前記Ｌレベル判定電圧よりも高いことを特徴とする。

本発明によれば、クロック出力を停止するためのＨレベル判定電圧（ノイズ検出前のＨレベル判定電圧）が高く設定され、クロック出力を再開するためのＨレベル判定電圧（ノイズ検出後のＨレベル判定電圧）が低く設定される。また、クロック出力を停止するためのＬレベル判定電圧が低く設定され、クロック出力を再開するためのＬレベル判定電圧が高く設定される。すなわち、入力クロック信号の電圧が所定の範囲にあるか否かを判断する時の当該所定の範囲が、ノイズ検出前は広く設定され、ノイズ検出後は狭く設定されるので、クロック出力が頻繁に停止することを防止することができるとともに、一旦ノイズを検出した後は入力クロック信号が安定発振状態に復帰するまで確実にクロック出力を停止することができる。

（６）本発明に係るクロック制御回路は、
前記クロック出力停止信号に基づいて、第１の前記Ｈレベル判定電圧及び第１の前記Ｌレベル判定電圧又は第２の前記Ｈレベル判定電圧及び第２の前記Ｌレベル判定電圧のいずれかを選択して前記Ｈレベル検出部及び前記Ｌレベル検出部に供給することを特徴とする。

本発明によれば、クロック出力停止信号が存在する期間（ノイズ検出後の期間）のＨレベル判定電圧及びＬレベル判定電圧とクロック出力停止信号が存在しない期間（ノイズ検出前の期間）のＨレベル判定電圧及びＬレベル判定電圧を選択することができる。従って、クロック出力停止信号の有無により、クロック出力を停止するためのＨレベル判定電圧及びＬレベル判定電圧と、クロック出力を再開するためのＨレベル判定電圧及びＬレベル判定電圧を自動的に切り替えることができる。

（７）本発明に係るクロック制御回路は、
前記クロック出力停止信号生成部は、
設定値に基づいて、前記クロック出力停止信号を生成する期間を可変に制御するクロック出力停止期間制御部を含むことを特徴とする。

設定値に基づいて、前記クロック出力停止信号を生成する期間を可変に制御するとは、例えば、所定のビット数の選択信号により複数の期間からクロック出力停止信号を生成する期間を選択する場合であってもよい。例えば、直列に接続された複数の抵抗器と１つのコンデンサにより決定される時定数によりクロック出力停止信号を生成する期間を制御する場合において、設定値に基づいて、両端をショートする抵抗器を選択するようにしてもよい。また、アナログの制御信号によりクロック出力停止信号を生成する期間が任意の期間となるように制御する場合であってもよい。

本発明によれば、クロック出力停止信号を生成する期間を可変に制御することにより、入力クロック信号が安定発振状態に復帰するのに要する時間に応じて、クロック出力を停止する時間を適切に設定することができる。

（８）本発明に係るクロック制御回路は、
前記遅延クロック生成部は、
設定値に基づいて、前記入力クロック信号を遅延させる時間を可変に制御するクロック遅延時間制御部を含むことを特徴とする。

設定値に基づいて、入力クロック信号を遅延させる時間を可変に制御するとは、例えば、所定のビット数の選択信号により複数の遅延時間から入力クロック信号を遅延させる時間を選択する場合であってもよい。例えば、入力クロック信号（アナログの発振クロック）を矩形波クロックにデジタル化するための初段のバッファの出力に複数の遅延用のバッファを直列に接続し、設定値に基づいて、バイパスする遅延用のバッファを選択することにより、入力クロック信号を遅延させる時間を選択するようにしてもよい。また、アナログの制御信号により入力クロック信号を遅延させる時間が任意の遅延時間となるように制御する場合であってもよい。

本発明によれば、入力クロック信号を遅延させる時間を可変に制御することにより、クロック出力停止信号が生成されるまでに、ノイズが重畳した入力クロック信号に対応するクロックパルスを誤って外部に出力することを適切に防止することができる。

（９）本発明は、
上記のいずれかに記載されたクロック制御回路を含むことを特徴とする集積回路装置である。

（１０）本発明は、
上記に記載の集積回路装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記集積回路装置により処理された結果を出力するための手段とを含むことを特徴とする電子機器である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．クロック制御回路
図１は、本実施の形態のクロック制御回路の第１の例を説明するための図である。

クロック制御回路１０は、発振回路２０が出力する発振クロック２２（入力クロック信号）をクロック出力１２として出力するか否かを制御する。

クロック制御回路１０は、電圧源１１０を含むように構成してもよい。電圧源１１０は、Ｈレベル判定電圧１１２及びＬレベル判定電圧１１４をコンパレータ１２２（Ｈレベル検出部）及びコンパレータ１２４（Ｌレベル検出部）に供給する判定電圧供給部として機能する。

クロック制御回路１０は、ノイズ検出回路１２０を含む。ノイズ検出回路１２０は、発振クロック２２（入力クロック信号）の電圧が所定の範囲にあるか否かを判断し、発振クロック２２（入力クロック信号）の電圧が所定の範囲にない時は出力１２８をＨレベルにする（ノイズ検出信号を生成する）ノイズ検出部として機能する。ノイズ検出回路１２０は、コンパレータ１２２及び１２４、２入力ＯＲ論理素子１２６を含んで構成されている。コンパレータ１２２及び１２４はともに２つの入力を有し、一方の入力にはともに発振クロック２２が供給される。コンパレータ１２２及び１２４の他方の入力には、それぞれ、電圧源１１０が生成するＨレベル判定電圧１１２及びＬレベル判定電圧１１４が供給される。コンパレータ１２２及び１２４の出力端子は、２入力ＯＲ論理素子１２６の２つの入力端子にそれぞれ接続されている。２入力ＯＲ論理素子１２６の出力がノイズ検出回路１２０の出力１２８となる。

コンパレータ１２２は、発振クロック２２（入力クロック信号）の電圧がＨレベル判定電圧１１２よりも高いか否かを検出するＨレベル検出部として機能する。コンパレータ１２２は、発振クロック２２の電圧がＨレベル判定電圧１１２よりも高い時はＨレベルを出力し、発振クロック２２の電圧がＨレベル判定電圧１１２よりも低い時はＬレベルを出力する。

コンパレータ１２０は、発振クロック２２（入力クロック信号）の電圧がＬレベル判定電圧１１４よりも低いか否かを検出するＬレベル検出部として機能する。コンパレータ１２０は、発振クロック２２の電圧がＬレベル判定電圧１１４よりも低い時はＨレベルを出力し、発振クロック２２の電圧がＬレベル判定電圧１１４よりも高い時はＬレベルを出力する。

２入力ＯＲ論理素子１２６はコンパレータ１２２の出力１２３とコンパレータ１２４の出力１２５の論理和を出力する。すなわち、２入力ＯＲ論理素子１２６は、コンパレータ１２２の出力１２３及びコンパレータ１２４の出力１２５がともにＬレベルの時はＬレベルを出力し、コンパレータ１２２の出力１２３又はコンパレータ１２４の出力１２５の少なくとも一方がＨレベルの時はＨレベルを出力する。従って、ノイズ検出回路１２０は、発振クロック２２の電圧がＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲にある期間はＬレベルを出力し、発振クロック２２の電圧がＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲にない期間はＨレベルを出力する（ノイズ検出信号を生成する）。

発振回路２０が安定発振している時は発振クロック２２の振幅は一定の範囲内にあるので、安定発振時における発振クロック２２の一定振幅がＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲に含まれるように、Ｌレベル判定電圧１１４及びＨレベル判定電圧１１２が選択される。従って、ノイズ検出回路１２０は、発振クロック２２にノイズが重畳し、発振クロック２２の電圧がＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲にない期間のみＨレベルを出力する（ノイズ検出信号を生成する）ので、発振クロック２２にノイズが重畳されたか否かを検出することができる。

なお、ノイズ検出回路１２０は、図１に示す回路に限られず、種々の構成により実現することができる。例えば、２入力ＯＲ論理素子１２６を２入力ＮＯＲ論理素子に置き換えて、発振クロック２２の電圧がＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲にある期間はＨレベルを出力し、発振クロック２２の電圧がＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲にない期間はＬレベルを出力する（ノイズ検出信号を生成する）ように構成してもよい。また、例えば、コンパレータ１２２を、発振クロック２２の電圧レベルがＨレベル判定電圧１１２よりも高い時はＬレベルを出力し低い時はＨレベルを出力するコンパレータに置き換え、コンパレータ１２４を、発振クロック２２の電圧レベルがＬレベル判定電圧１１４よりも低い時はＬレベルを出力し高い時はＨレベルを出力するコンパレータに置き換え、２入力ＯＲ論理素子１２６を２入力ＮＡＮＤ論理素子に置き換えて構成してもよい。この場合は、２入力ＮＡＮＤ論理素子の出力がＨレベルの状態がノイズ検出信号に相当する。

クロック制御回路１０は、クロック出力停止信号生成回路１３０を含む。クロック出力停止信号生成回路１３０は、ノイズ検出回路１２０の出力１２８がＨレベルの状態（ノイズ検出信号）に基づいて、少なくとも所定の期間、出力１３８をＨレベルにする（クロック出力停止信号を生成する）クロック出力停止信号生成部として機能する。クロック出力停止信号生成回路１３０は、インバータ１３２、ＰＭＯＳ１３４、シュミットバッファ１３６、抵抗器１３７、コンデンサ１３９を含んで構成されている。インバータ１３２の入力には、ノイズ検出回路１２０の出力１２８（２入力ＯＲ論理素子１２６の出力）が供給される。インバータ１３２の出力端子は、ＰＭＯＳ１３４のゲート端子に接続されている。ＰＭＯＳ１３４のソース端子は電源電圧供給線（ＶＤＤ）に接続されており、ドレイン端子はシュミットバッファ１３６の入力端子、抵抗器１３７の一端及びコンデンサ１３９の一端に接続されている。抵抗器１３７の他端及びコンデンサ１３９の他端はともに接地（ＶＳＳに接続）されている。シュミットバッファ１３６の出力がクロック出力停止信号生成回路１３０の出力１３８となる。

インバータ１３２の入力がＬレベルの時（ノイズ検出信号が存在しない時）はＰＭＯＳ１３４はオフ状態であり、シュミットバッファ１３６の入力は抵抗器１３７を介してＬレベルにプルダウンされている。従って、シュミットバッファ１３６の出力（クロック出力停止信号生成回路１３０の出力１３８）はＬレベルである。インバータ１３２の入力がＬレベルからＨレベルに変化すると（ノイズ検出信号が生成されると）ＰＭＯＳ１３４はオフ状態からオン状態になり、シュミットバッファ１３６の入力はＰＭＯＳ１３４を介してＶＤＤに接続されて瞬時的にＶＤＤに変化する。従って、シュミットバッファ１３６の出力（クロック出力停止信号生成回路１３０の出力１３８）も瞬時的にＨレベルに変化する。一方、インバータ１３２の入力がＨレベルからＬレベルに変化すると（ノイズ検出信号が存在しなくなると）ＰＭＯＳ１３４はオン状態からオフ状態になり、シュミットバッファ１３６の入力は抵抗器１３７を介してＬレベルにプルダウンされるが、抵抗器１３７の抵抗値とコンデンサ１３９の容量値で決まる時定数に従って、コンデンサ１３９に蓄積された電荷がグランドに放電されて徐々にＬレベルに近づく。シュミットバッファ１３６の入力信号の電圧がＬレベル論理閾値（Ｖ_ＳＬ）よりも高い間はシュミットバッファ１３６の出力はＨレベルのままであり、シュミットバッファ１３６の入力信号の電圧がＬレベル論理閾値（Ｖ_ＳＬ）よりも低くなるとシュミットバッファ１３６の出力はＬレベルになる。

すなわち、クロック出力停止信号生成回路１３０は、ノイズ検出回路１２０の出力１２８がＬレベルからＨレベルに変化した瞬間（ノイズ検出信号が生成された瞬間）からクロック出力停止信号を生成し（出力１３８をＨレベルの状態にし）、ノイズ検出回路１２０の出力１２８がＨレベルからＬレベルに変化した瞬間（ノイズ検出信号が存在しなくなった瞬間）から抵抗器１３７の抵抗値とコンデンサ１３９の容量値で決まる時定数に従った所定の期間だけクロック出力停止信号（出力１３８がＨレベルの状態）を保持する。

なお、クロック出力停止信号生成回路１３０は、図１に示す回路に限られず、種々の構成により実現することができる。例えば、シュミットバッファは、入力信号に対するＨレベル論理閾値（Ｖ_ＳＨ）とＬレベル論理閾値（Ｖ_ＳＬ）の間にヒステリシスを持ち、出力信号がノイズの影響を受けにくいという特長を有するため、シュミットバッファ１３６を使用するのが好ましいが、シュミットバッファ１３６を、入力信号に対するＨレベル論理閾値とＬレベル論理閾値が一致する通常のバッファに置き換えて構成してもよい。また、シュミットバッファ１３６をシュミットインバータや通常のインバータに置き換え、インバータの出力がＬレベルの状態がクロック出力停止信号となるように構成してもよい。さらに、インバータ１３２及びＰＭＯＳ１３４をＮＭＯＳに置き換えて、ノイズ検出回路１２０の出力１２８をＮＭＯＳのゲート端子に供給し、ＮＭＯＳのソース端子を接地し、ドレイン端子を抵抗器１３７の一端及びコンデンサ１３９の一端に接続し、抵抗器１３７の他端及びコンデンサ１３９の他端をＶＤＤに接続し、シュミットバッファ１３６をシュミットインバータに置き換えてクロック出力停止信号生成回路１３０を構成することもできる。

クロック制御回路１０は、遅延クロック生成回路１４０を含む。遅延クロック生成回路１４０は、発振クロック２２（入力クロック信号）を、所定の時間遅延させた遅延クロック信号１４８を生成する遅延クロック生成部として機能する。遅延クロック生成回路１４０は、バッファ１４２、遅延回路１４４を含んで構成されている。バッファ１４２の入力には発振クロック２２が供給され、バッファ１４２の出力は遅延回路１４４の入力に供給される。遅延回路１４４の出力が遅延クロック生成回路１４０の出力（遅延クロック信号１４８）となる。バッファ１４２は発振クロック２２を矩形波のクロック信号にして出力する。遅延回路１４４は、バッファ１４２が出力する矩形波のクロックを所定の時間だけ遅延させて矩形波の遅延クロック信号１４８を出力する。ここで、所定の時間は、少なくともノイズ検出回路１２０に発振クロック２２が供給されてからクロック出力停止信号生成回路１３０が出力１３８をＬレベルからＨレベルに変化させる（クロック出力停止信号を生成する）までの時間であればよい。

クロック制御回路１０は、クロック出力停止制御回路１５０を含む。クロック出力停止制御回路１５０は、クロック出力停止信号生成回路１３０の出力１３８がＨレベルの期間（クロック出力停止信号が存在する期間）は、遅延クロック信号１４８の外部への出力を停止するように制御するクロック出力停止制御部として機能する。また、クロック出力停止信号生成回路１３０の出力１３８がＬレベルの期間（クロック出力停止信号が存在しない期間）は、遅延クロック信号１４８を外部へ出力するように制御する。クロック出力停止制御回路１５０は、ハザードレスのゲーティッド回路等で実現することができる。

図２は、図１で説明したクロック制御回路の第１の例における動作タイミングの例を説明するための図である。

時刻Ｔ１までは発振回路２０が安定発振しており、クロック制御回路１０に入力される発振クロック２２は、例えば、電圧Ｖ_Ｃを中心にＬレベル判定電圧Ｖ_ＬとＨレベル判定電圧Ｖ_Ｈの間の電圧範囲で発振している。従って、ノイズ検出回路１２０の出力１２８はＶＳＳを保持しており、ＰＭＯＳ１３４はオフしている。そのため、シュミットバッファ１３６の入力１３５は抵抗器１３７によってプルダウンされてＶＳＳを保持しており、クロック出力停止信号生成回路１３０の出力１３８もＶＳＳを保持している。

時刻Ｔ１において、例えば、発振回路の電源電圧供給線やグランド電位供給線にノイズが重畳すると発振回路の安定発振動作が妨げられ、発振クロック２２の振幅がＬレベル判定電圧Ｖ_ＬとＨレベル判定電圧Ｖ_Ｈの間の電圧範囲よりも大きくなる。その後、発振クロック２２が安定発振状態に復帰するまで時間がかかるので、時刻Ｔ２〜Ｔ３及びＴ７〜Ｔ８において発振クロック２２の電圧はＨレベル判定電圧Ｖ_Ｈよりも高くなり、時刻Ｔ４〜Ｔ６及びＴ９〜Ｔ１０において発振クロック２２の電圧はＬレベル判定電圧Ｖ_Ｌよりも低くなる。従って、ノイズ検出回路１２０の出力１２８には、Ｔ２〜Ｔ３、Ｔ４〜Ｔ６、Ｔ７〜Ｔ８、Ｔ９〜Ｔ１０の時間幅を有する４つのＨパルス（ノイズ検出信号）が生成される。ノイズ検出回路１２０の出力１２８に最初のＨパルスが発生するとＰＭＯＳ１３４がオンするので、シュミットバッファ１３６の入力１３５はＶＤＤとなり、Ｈレベル論理閾値Ｖ_ＳＨよりも大きくなるので、時刻Ｔ５においてクロック出力停止信号生成回路１３０の出力１３８もＶＤＤになる（クロック出力停止信号が生成される）。ノイズ検出回路１２０の出力１２８がＬレベルになるとＰＭＯＳ１３４がオフし、シュミットバッファ１３６の入力１３５の電圧は抵抗器１３７の抵抗値とコンデンサ１３９の容量値で決まる時定数に従って低下する。そのため、ノイズ検出回路１２０の出力１２８が４つのＨパルス間のＶＳＳである期間は、シュミットバッファ１３６の入力１３５はＶＤＤから徐々に低下するが、Ｌレベル論理閾値Ｖ_ＳＬよりも低くならないうちにＶＤＤに戻るので、クロック出力停止信号生成回路１３０の出力１３８はＶＤＤを保持する（クロック出力停止信号が保持される）。ノイズ検出回路１２０の出力１２８に最後のＨパルスが発生した後は、シュミットバッファ１３６の入力１３５の電圧は時定数に従ってＶＳＳまで低下し、時刻Ｔ１２においてＬレベル論理閾値Ｖ_ＳＬよりも低くなる。従って、時刻Ｔ１２において、クロック出力停止信号生成回路１３０の出力１３８の電圧はＶＤＤからＶＳＳに変化する（クロック出力停止信号が解除される）。

一方、バッファ１４２は、発振クロック２２の中心電圧Ｖ_Ｃ付近を論理閾値として矩形波のクロック信号１４３を出力する。遅延回路１４４の遅延時間をＴ_ｄとすると、遅延クロック信号１４８は、クロック信号１４３をＴ_ｄだけ遅延させた矩形波のクロック信号になる。遅延時間Ｔ_ｄは、少なくとも、ノイズ検出回路１２０のコンパレータ１２２、１２４に発振クロック２２が供給されてから、クロック出力停止信号生成回路１３０の出力１３８がＨレベルになる（クロック出力停止信号を生成する）までの時間Ｔ_Ｃよりも長くなるように設定される。遅延時間Ｔ_ｄがＴ_Ｃよりも短い場合は、クロック出力停止信号が生成されても、発振クロック２２にノイズが重畳された状態に対応するクロックパルスをクロック出力１２に伝播してしまうからである。一方、遅延時間Ｔ_ｄは、少なくとも、発振クロック２２がノイズ検出回路１２０のコンパレータ１２２、１２４に供給されてから、クロック出力停止信号生成回路の出力１３８がＬレベルに変化する（クロック出力停止信号が解除される）までの遅延時間Ｔ_ＲＣよりも短く設定される。遅延時間Ｔ_ｄがＴ_ＲＣよりも長い場合は、発振クロック２２にノイズが重畳された状態に対応するクロックパルスが、クロック出力停止信号が解除された後にクロック出力１２に伝播してしまうからである。

クロック出力１２は、クロック出力停止信号生成回路１３０の出力１３８がＶＤＤの期間（クロック出力停止信号が存在する期間、すなわち時刻Ｔ５〜Ｔ１２の期間）はＶＳＳを保持し、遅延クロック信号１４８の出力が停止される。一方、クロック出力停止信号生成回路１３０の出力１３８がＶＳＳの期間（クロック出力停止信号が存在しない期間、すなわち時刻Ｔ５以前及び時刻Ｔ１２以後）は、クロック出力１２から遅延クロック信号１４８が出力される。

図３は、本実施の形態のクロック制御回路の第２の例を説明するための図である。図３に示すクロック制御回路は、図１で説明したクロック制御回路１０において、電圧源１１０を、設定値に基づいてＨレベル判定電圧及びＬレベル判定電圧を可変に制御する電圧源に置き換えた構成になっている。図１と同じ構成には同じ番号を付しており説明を省略する。

電圧源１１０は、ＶＤＤとＶＳＳの間に直列接続された９個の抵抗器Ｒ１１１〜Ｒ１１９及び判定電圧選択回路１６０を含んで構成されている。

判定電圧選択回路１６０は、選択信号Ｃ１１１〜Ｃ１１６により、抵抗器Ｒ１１１〜Ｒ１１９によって分圧された４つのＨレベル判定電圧Ｖ_Ｈ１〜Ｖ_Ｈ４及び４つのＬレベル判定電圧Ｖ_Ｌ１〜Ｖ_Ｌ４からそれぞれ１つずつの判定電圧を選択し、Ｈレベル判定電圧１１２（Ｖ_Ｈ）及びＬレベル判定電圧１１４（Ｖ_Ｌ）を生成する。すなわち、判定電圧選択回路１６０は、選択信号Ｃ１１１〜Ｃ１１６（設定値）に基づいて、Ｈレベル判定電圧１１２（Ｖ_Ｈ）及びＬレベル判定電圧１１４（Ｖ_Ｌ）を可変に制御する判定電圧制御部として機能する。判定電圧選択回路１６０は、１２個のアナログスイッチＳＷ１１１〜ＳＷ１２２及び６個のインバータＩＮＶ１１１〜ＩＮＶ１１６により、４つのＨレベル判定電圧Ｖ_Ｈ１〜Ｖ_Ｈ４及び４つのＬレベル判定電圧Ｖ_Ｌ１〜Ｖ_Ｌ４からそれぞれＨレベル判定電圧１１２（Ｖ_Ｈ）及びＬレベル判定電圧１１４（Ｖ_Ｌ）を選択する。例えば、選択信号Ｃ１１１〜Ｃ１１３がＬレベル、Ｃ１１４〜Ｃ１１６がＨレベルの時は、ＳＷ１１１、ＳＷ１１３、ＳＷ１１５、ＳＷ１１８、ＳＷ１２０、ＳＷ１２２がオンし、ＳＷ１１２、ＳＷ１１４、ＳＷ１１６、ＳＷ１１７、ＳＷ１１９、ＳＷ１２１がオフする。従って、Ｈレベル判定電圧１１２（Ｖ_Ｈ）としてＶ_Ｈ１が選択され、Ｌレベル判定電圧１１４（Ｖ_Ｌ）としてＶ_Ｌ１が選択される。

なお、本実施の形態のクロック制御回路を含む集積回路装置においては、選択信号Ｃ１１１〜Ｃ１１６は、集積回路装置の外部端子から供給されるようにしてもよいし、集積回路装置内部の設定レジスタの出力であってもよいし、外部端子から供給される信号や設定レジスタの出力をデコードして生成してもよい。

図４は、クロック出力停止信号を生成する期間を可変に制御するクロック出力停止信号生成回路（クロック出力停止信号生成部）の構成例を説明するための図である。図４に示すクロック出力停止信号生成回路の構成は、図１におけるクロック出力停止信号生成回路１３０に含まれる抵抗器１３７を抵抗回路１７０及び抵抗選択回路１８０に置き換えた構成になっている。図１と同じ構成には同じ番号を付しており説明を省略する。クロック出力停止信号生成回路１３０は、シュミットバッファ１３６の入力１３５とＶＳＳの間に直列接続された４個の抵抗器Ｒ１３１〜Ｒ１３４を含む抵抗回路１７０及び抵抗選択回路１８０を含んで構成されている。

抵抗選択回路１８０は、選択信号Ｃ１３１〜Ｃ１３４により、抵抗器Ｒ１３１〜Ｒ１３４のうち両端をショートする抵抗器を選択する。すなわち、抵抗選択回路１８０は、選択信号Ｃ１３１〜Ｃ１３４（設定値）に基づいて、クロック出力停止信号を生成する期間を可変に制御するクロック出力停止期間制御部として機能する。抵抗選択回路１８０は、４個のアナログスイッチＳＷ１３１〜ＳＷ１３４及び４個のインバータＩＮＶ１３１〜ＩＮＶ１３４により、４つの抵抗器Ｒ１３１〜Ｒ１３４のうち両端をショートする抵抗器を選択する。例えば、選択信号Ｃ１３１及びＣ１３３がＨレベル、Ｃ１３２及びＣ１３４がＬレベルの時は、ＳＷ１３１及びＳＷ１３３がオンし、ＳＷ１３２及びＳＷ１３４がオフする。従って、抵抗器Ｒ１３１及びＲ１３３の両端がショートされ、抵抗回路１７０及び抵抗選択回路１８０で構成される抵抗回路の合成抵抗値は抵抗器Ｒ１３２の抵抗値と抵抗器Ｒ１３４の抵抗値の和に等しくなる。すなわち、クロック出力停止信号生成回路１３０は、シュミットバッファ１３６の入力１３５とＶＳＳの間に接続される抵抗回路の抵抗値を可変にすることにより、当該抵抗値とコンデンサ１３９の容量値によって決まる時定数を可変にすることができるので、クロック出力停止信号を生成する期間を可変に制御することができる。

なお、コンデンサ１３９の代わりに、シュミットバッファ１３６の入力１３５とＶＳＳの間に複数のコンデンサを並列に接続し、選択信号により両端をオープンにするコンデンサを選択する回路を付加すれば、容量値を可変にすることで時定数を可変にすることもできる。さらに、抵抗値と容量値をともに可変にして時定数を可変にすることもできる。

また、本実施の形態のクロック制御回路を含む集積回路装置においては、選択信号Ｃ１３１〜Ｃ１３４は、集積回路装置の外部端子から供給されるようにしてもよいし、集積回路装置内部の設定レジスタの出力であってもよいし、設定レジスタの出力をデコードして生成してもよい。

図５は、入力クロック信号を遅延させる時間を可変に制御する遅延クロック生成回路（遅延クロック生成部）の構成例を説明するための図である。図５に示す遅延クロック生成回路の構成は、図１における遅延クロック生成回路１４０に含まれる遅延回路１４４の遅延時間を可変に制御可能な構成になっている。図１と同じ構成には同じ番号を付しており説明を省略する。遅延クロック生成回路１４０は、発振クロック２２（入力クロック信号）を２値化して矩形波のクロック信号１４３を生成するためのバッファ１４２及び遅延回路１４４を含んで構成されている。

遅延回路１４４は、直列接続された８個の遅延バッファＢＦ１４１〜ＢＦ１４８及び遅延クロック選択回路１４６を含んで構成されている。

遅延クロック選択回路１４６は、３個のセレクタＳＥＬ１４１〜ＳＥＬ１４３を含み、選択信号Ｃ１４１〜Ｃ１４３により、遅延バッファＢＦ１４２、ＢＦ１４４、ＢＦ１４６、ＢＦ１４８の出力のいずれかを選択して遅延クロック信号１４８を生成する。すなわち、遅延クロック選択回路１４６は、選択信号Ｃ１４１〜Ｃ１４３（設定値）に基づいて、入力クロック信号を遅延させる時間を可変に制御するクロック遅延時間制御部として機能する。例えば、選択信号Ｃ１４１がＨレベル、Ｃ１４２及びＣ１４３がＬレベルの時は、ＳＥＬ１４１〜ＳＥＬ１４３はそれぞれ、遅延バッファＢＦ１４６の出力、遅延バッファＢＦ１４４の出力及びＳＥＬ１４１の出力を選択する。従って、遅延クロック信号１４８として遅延バッファＢＦ１４６の出力が選択される。

なお、本実施の形態のクロック制御回路を含む集積回路装置においては、選択信号Ｃ１４１〜Ｃ１４３は、集積回路装置の外部端子から供給されるようにしてもよいし、集積回路装置内部の設定レジスタの出力であってもよいし、設定レジスタの出力をデコードして生成してもよい。

図６は、本実施の形態のクロック制御回路の第３の例を説明するための図である。図６に示すクロック制御回路は、図３で説明したクロック制御回路１０において、電圧源１１０を、クロック出力停止信号に基づいてＨレベル判定電圧及びＬレベル判定電圧を切り替える電圧源に置き換えた構成になっている。図３と同じ構成には同じ番号を付しており説明を省略する。

電圧源１１０は、ＶＤＤとＶＳＳの間に直列接続された９個の抵抗器Ｒ１１１〜Ｒ１１９、判定電圧選択回路１６０及び判定電圧切り替え制御回路１９０を含んで構成されている。

判定電圧切り替え制御回路１９０は、選択信号Ｃ２１１〜Ｃ２１６又は選択信号Ｃ３１１〜Ｃ３１６のいずれかを選択して判定電圧制御回路１６０に選択信号Ｃ１１１〜Ｃ１１６（設定値）を供給する。例えば、判定電圧切り替え制御回路１９０は、クロック出力停止信号生成回路１３０の出力１３８がＬレベルの期間（クロック出力停止信号が存在しない期間）は選択信号Ｃ２１１〜Ｃ２１６を選択し、Ｈレベルの期間（クロック出力停止信号が存在する期間）は選択信号Ｃ３１１〜Ｃ３１６を選択する。

従って、電圧源１１０は、クロック出力停止信号生成回路１３０の出力１３８がＨレベルか否かにより（クロック出力停止信号に基づいて）、選択信号Ｃ２１１〜Ｃ２１６により選択されるＨレベル判定電圧（第１のＨレベル判定電圧）及びＬレベル判定電圧（第１のＬレベル判定電圧）又は選択信号Ｃ３１１〜Ｃ３１６により選択されるＨレベル判定電圧（第２のＨレベル判定電圧）及びＬレベル判定電圧（第２のＬレベル判定電圧）のいずれかを選択してＨレベル検出回路１２２（Ｈレベル検出部）及びＬレベル検出回路１２４（Ｌレベル検出部）に供給する判定電圧供給部として機能する。

ここで、選択信号Ｃ２１１〜Ｃ２１６及び選択信号Ｃ３１１〜Ｃ３１６を適切に設定することにより、クロック出力停止信号が存在する期間のＨレベル判定電圧を、クロック出力停止信号が存在しない期間のＨレベル判定電圧よりも低くし、クロック出力停止信号が存在する期間のＬレベル判定電圧を、クロック出力停止信号が存在しない期間のＬレベル判定電圧よりも高くするようにすることもできる。すなわち、ノイズ検出回路１２０が、入力クロック信号の電圧が所定の範囲にあるか否かを判断する時に、ノイズ検出前は当該所定の範囲を広く設定し、ノイズ検出後は当該所定の範囲を狭く設定することができる。従って、クロック出力が頻繁に停止することを防止することができるとともに、一旦ノイズを検出した後は入力クロック信号（発振クロック２２）が安定発振状態に復帰するまで確実にクロックを停止することができる。

なお、本実施の形態のクロック制御回路を含む集積回路装置においては、選択信号Ｃ２１１〜Ｃ２１６及び選択信号Ｃ３１１〜Ｃ３１６は、集積回路装置の外部端子から供給されるようにしてもよいし、集積回路装置内部の設定レジスタの出力であってもよいし、設定レジスタの出力をデコードして生成してもよい。

図７は、図６で説明した判定電圧切り替え制御回路の構成例を説明するための図である。判定電圧切り替え制御回路１９０は、６個のセレクタＳＥＬ１９１〜ＳＥＬ１９６を含んで構成されている。６個のセレクタＳＥＬ１９１〜ＳＥＬ１９６の一方のデータ信号入力には選択信号Ｃ２１１〜Ｃ２１６がそれぞれ供給され、他方のデータ信号入力には選択信号Ｃ３１１〜Ｃ３１６がそれぞれ供給される。ＳＥＬ１９１〜ＳＥＬ１９６の選択信号入力にはクロック出力停止信号生成回路１３０の出力１３８が供給され、クロック出力停止信号生成回路１３０の出力１３８がＬレベルであれば選択信号Ｃ２１１〜Ｃ２１６が選択され、Ｈレベルであれば選択信号Ｃ３１１〜Ｃ３１６が選択されて選択信号Ｃ１１１〜Ｃ１１６が生成される。

図８は、図６で説明したクロック制御回路の第３の例における動作タイミングの例を説明するための図である。

時刻Ｔ１までの動作は図２で説明した時刻Ｔ１までの動作と同様であるため、説明を省略する。

時刻Ｔ１において、例えば、発振回路の電源電圧供給線やグランド電位供給線にノイズが重畳すると発振回路の安定発振動作が妨げられ、発振クロック２２の振幅がＬレベル判定電圧Ｖ_ＬとＨレベル判定電圧Ｖ_Ｈの間の電圧範囲よりも大きくなる。ここで、ノイズが検出される前、すなわちクロック出力停止信号が存在しない期間（クロック出力停止信号生成回路１３０の出力１３８がＬレベルの期間、すなわち時刻Ｔ５以前及び時刻Ｔ１６以後）は、Ｌレベル判定電圧Ｖ_ＬはＶ_Ｌ１であり、Ｈレベル判定電圧Ｖ_ＨはＶ_Ｈ１である。すなわち、選択信号Ｃ１１１及びＣ１１３としてＬレベルの選択信号Ｃ２１１及びＣ２１３が選択されており、選択信号Ｃ１１４及びＣ１１６としてＨレベルの選択信号Ｃ２１４及びＣ２１６が選択されている。一方、ノイズが検出された後、すなわちクロック出力停止信号が存在する期間（クロック出力停止信号生成回路１３０の出力１３８がＨレベルの期間、すなわち時刻Ｔ５〜Ｔ１６の期間）は、Ｌレベル判定電圧Ｖ_ＬはＶ_Ｌ３であり、Ｈレベル判定電圧Ｖ_ＨはＶ_Ｈ３である。すなわち、選択信号Ｃ１１２及びＣ１１３としてそれぞれＬレベルの選択信号Ｃ３１２及びＨレベルの選択信号Ｃ３１３が選択されており、選択信号Ｃ１１５及びＣ１１６としてそれぞれＨレベルの選択信号Ｃ３１５及びＬレベルの選択信号Ｃ３１６が選択されている。このように、クロック出力停止信号が存在する期間と存在しない期間のＬレベル判定電圧Ｖ_Ｌ及びＨレベル判定電圧Ｖ_Ｈが自動的に切り替わるように制御されている。

その後、時刻Ｔ１５に至り発振クロック２２が安定発振状態に復帰するまで、時刻Ｔ２〜Ｔ３、Ｔ７〜Ｔ８及びＴ１１〜Ｔ１２において発振クロック２２の電圧はＨレベル判定電圧Ｖ_Ｈよりも高くなり、時刻Ｔ４〜Ｔ６、Ｔ９〜Ｔ１０及びＴ１３〜Ｔ１４において発振クロック２２の電圧はＬレベル判定電圧Ｖ_Ｌよりも低くなる。従って、ノイズ検出回路１２０の出力１２８には、Ｔ２〜Ｔ３、Ｔ４〜Ｔ６、Ｔ７〜Ｔ８、Ｔ９〜Ｔ１０、Ｔ１１〜Ｔ１２、Ｔ１３〜Ｔ１４の時間幅を有する６つのＨパルス（ノイズ検出信号）が生成される。ノイズ検出回路１２０の出力１２８に最初のＨパルスが発生するとＰＭＯＳ１３４がオンするので、シュミットバッファ１３６の入力１３５はＶＤＤとなり、Ｈレベル論理閾値Ｖ_ＳＨよりも大きくなるので、時刻Ｔ５においてクロック出力停止信号生成回路１３０の出力１３８もＶＤＤになる（クロック出力停止信号が生成される）。ノイズ検出回路１２０の出力１２８がＬレベルになるとＰＭＯＳ１３４がオフし、シュミットバッファ１３６の入力１３５の電圧は抵抗器１３７の抵抗値とコンデンサ１３９の容量値で決まる時定数に従って低下する。そのため、ノイズ検出回路１２０の出力１２８が４つのＨパルス間のＶＳＳである期間は、シュミットバッファ１３６の入力１３５はＶＤＤから徐々に低下するが、Ｌレベル論理閾値Ｖ_ＳＬよりも低くならないうちにＶＤＤに戻るので、クロック出力停止信号生成回路１３０の出力１３８はＶＤＤを保持する（クロック出力停止信号が保持される）。ノイズ検出回路１２０の出力１２８に最後のＨパルスが発生した後は、シュミットバッファ１３６の入力１３５の電圧は時定数に従ってＶＳＳまで低下し、時刻Ｔ１６においてＬレベル論理閾値Ｖ_ＳＬよりも低くなる。従って、時刻Ｔ１６において、クロック出力停止信号生成回路１３０の出力１３８の電圧はＶＤＤからＶＳＳに変化する（クロック出力停止信号が解除される）。

クロック信号１４３及び遅延クロック信号１４８は図２で説明したのと同様であるため、説明を省略する。

クロック出力１２は、クロック出力停止信号生成回路１３０の出力１３８がＶＤＤの期間（クロック出力停止信号が存在する期間、すなわち時刻Ｔ５〜Ｔ１６の期間）はＶＳＳを保持し、遅延クロック信号１４８の出力が停止される。一方、クロック出力停止信号生成回路１３０の出力１３８がＶＳＳの期間（クロック出力停止信号が存在しない期間、すなわち時刻Ｔ５以前及び時刻Ｔ１６以後）は、クロック出力１２から遅延クロック信号１４８が出力される。

図９は、本実施の形態のクロック制御回路の第４の例を説明するための図である。図９に示すクロック制御回路は、図１で説明したクロック制御回路１０に含まれるノイズ検出回路１２０の構成を変更した構成になっている。また、図９における電圧源１１０は図１に示す電圧源と異なり、２種類のＨレベル判定電圧及び２種類のＬレベル判定電圧をノイズ検出回路１２０に供給する構成になっている。図１と同じ構成には同じ番号を付しており説明を省略する。

ノイズ検出回路１２０は、コンパレータ２００、２０２、２０４、２０６、２入力ＡＮＤ論理素子２０８、２１０、２入力ＯＲ論理素子２１２、２１４、２１６を含んで構成されている。コンパレータ２００、２０２、２０４、２０６は２つの入力を有し、一方の入力には発振クロック２２が供給される。コンパレータ２００、２０２、２０４、２０６の他方の入力には、それぞれ、電圧源１１０が生成するＨレベル判定電圧１１２、１１６、Ｌレベル判定電圧１１８、１１４が供給される。コンパレータ２００、２０２、２０４、２０６の出力端子は、それぞれ、２入力ＯＲ論理素子２１２、２入力ＡＮＤ論理素子２０８、２入力ＡＮＤ論理素子２１０、２入力ＯＲ論理素子２１４の一方の入力端子に接続されている。２入力ＡＮＤ論理素子２０８及び２１０の他方の入力端子にはともにクロック出力停止信号生成回路１３０の出力１３８が接続されている。２入力ＡＮＤ論理素子２０８及び２１０の出力端子は、それぞれ、２入力ＯＲ論理素子２１２及び２１４の他方の入力端子に接続されている。２入力ＯＲ論理素子２１２及び２１４の出力端子は、２入力ＯＲ論理素子２１６の２つの入力端子にそれぞれ接続されている。２入力ＯＲ論理素子２１６の出力がノイズ検出回路１２０の出力１２８となる。

ここで、コンパレータ２００、２０２、２入力ＡＮＤ論理素子２０８、２入力ＯＲ論理素子２１２により構成される回路（Ｈレベル検出回路２２０）は、発振クロック２２（入力クロック信号）の電圧がＨレベル判定電圧１１２又は１１６よりも高いか否かを検出するＨレベル検出部として機能する。

同様にコンパレータ２０４、２０６、２入力ＡＮＤ論理素子２１０、２入力ＯＲ論理素子２１４により構成される回路（Ｌレベル検出回路２３０）は、発振クロック２２（入力クロック信号）の電圧がＬレベル判定電圧１１４又は１１８よりも低いか否かを検出するＬレベル検出部として機能する。

コンパレータ２００及び２０２は、それぞれ、発振クロック２２の電圧がＨレベル判定電圧１１２及び１１６よりも高い時はＨレベルを出力し、発振クロック２２の電圧がＨレベル判定電圧１１２及び１１６よりも低い時はＬレベルを出力する。２入力ＡＮＤ論理素子２０８は、クロック出力停止信号生成回路１３０の出力１３８がＬレベルの期間（クロック出力停止信号が存在しない期間）はＬレベルを出力し、コンパレータ２０２の出力を２入力ＯＲ論理素子２１２の出力に伝播させないように動作する。従って、クロック出力停止信号が存在しない期間は、コンパレータ２００の出力のみが２入力ＯＲ論理素子２１２の出力に伝播する。すなわち、クロック出力停止信号が存在しない期間はＨレベル判定電圧１１２によりノイズ検出が行われる。一方、クロック出力停止信号生成回路１３０の出力１３８がＨレベルの期間（クロック出力停止信号が存在する期間）は、コンパレータ２００及び２０２の出力がともに２入力ＯＲ論理素子２１２の出力に伝播する。ここで、Ｈレベル判定電圧１１６がＨレベル判定電圧１１２よりも低くなるように設定しておくと、コンパレータ２００の出力がＨレベルになる時はコンパレータ２０２の出力も必ずＨレベルになる。すなわち、クロック出力停止信号が存在する期間はＨレベル判定電圧１１６によりノイズ検出が行われる。従って、Ｈレベル検出回路２２０は、クロック出力停止信号が存在しない期間のＨレベル判定電圧とクロック出力停止信号が存在する期間のＨレベル判定電圧を切り替えて検出を行うように機能する。

コンパレータ２０４及び２０６は、それぞれ、発振クロック２２の電圧がＬレベル判定電圧１１８及び１１４よりも低い時はＨレベルを出力し、発振クロック２２の電圧がＬレベル判定電圧１１８及び１１４よりも高い時はＬレベルを出力する。２入力ＡＮＤ論理素子２１０は、クロック出力停止信号生成回路１３０の出力１３８がＬレベルの期間（クロック出力停止信号が存在しない期間）はＬレベルを出力し、コンパレータ２０４の出力を２入力ＯＲ論理素子２１４の出力に伝播させないように動作する。従って、クロック出力停止信号が存在しない期間は、コンパレータ２０６の出力のみが２入力ＯＲ論理素子２１４の出力に伝播する。すなわち、クロック出力停止信号が存在しない期間はＬレベル判定電圧１１４によりノイズ検出が行われる。一方、クロック出力停止信号生成回路１３０の出力１３８がＨレベルの期間（クロック出力停止信号が存在する期間）は、コンパレータ２０４及び２０６の出力がともに２入力ＯＲ論理素子２１４の出力に伝播する。ここで、Ｌレベル判定電圧１１８がＬレベル判定電圧１１４よりも高くなるように設定しておくと、コンパレータ２０６の出力がＨレベルになる時はコンパレータ２０４の出力も必ずＨレベルになる。すなわち、クロック出力停止信号が存在する期間はＬレベル判定電圧１１８によりノイズ検出が行われる。従って、Ｌレベル検出回路２３０は、クロック出力停止信号が存在しない期間のＬレベル判定電圧とクロック出力停止信号が存在する期間のＬレベル判定電圧を切り替えて検出を行うように機能する。

２入力ＯＲ論理素子２１６はＨレベル検出回路２２０の出力２２２とＬレベル検出回路２３０の出力２３２の論理和を出力する。すなわち、２入力ＯＲ論理素子２１６は、Ｈレベル検出回路２２０の出力２２２及びＬレベル検出回路２３０の出力２３２がともにＬレベルの時はＬレベルを出力し、Ｈレベル検出回路２２０の出力２２２又はＬレベル検出回路２３０の出力２３２の少なくとも一方がＨレベルの時はＨレベルを出力する。従って、ノイズ検出回路１２０は、クロック出力停止信号が存在するか否かにより、発振クロック２２の電圧がＬレベル判定電圧１１８とＨレベル判定電圧１１６の間の範囲又はＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲にある時はＬレベルを出力し、発振クロック２２の電圧がＬレベル判定電圧１１８とＨレベル判定電圧１１６の間の範囲又はＬレベル判定電圧１１４とＨレベル判定電圧１１２の間の範囲にない時はＨレベルを出力する（ノイズ検出信号を生成する）。

ここで、Ｌレベル判定電圧１１８をＬレベル判定電圧１１４よりも高く設定し、Ｈレベル判定電圧１１６をＬレベル判定電圧１１２よりも低く設定すると、発振クロック２２の電圧が所定の範囲にあるか否かを判断する時の当該所定の範囲が、ノイズ検出前は広く設定され、ノイズ検出後は狭く設定されるので、すぐにクロックが停止することを防止することができるとともに、発振クロック２２が安定発振状態に復帰するまで確実にクロックを停止することができる。

なお、図９で説明したクロック制御回路の第４の例における動作タイミングは、Ｈレベル判定電圧１１２、１１６、Ｌレベル判定電圧１１４、１１８をそれぞれＶ_Ｈ１、Ｖ_Ｈ３、Ｖ_Ｌ１、Ｖ_Ｌ３とすると、図６で説明したクロック制御回路の第３の例における動作タイミングを説明した図８と同様であるので、説明を省略する。

２．集積回路装置
図１０は、本実施の形態の集積回路装置（例えば、マイクロコンピュータ）のハードウエアブロック図の一例である。

本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＲＡＭ７１０，ＲＯＭ７２０、ＭＭＵ７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ５７０、割り込みコントローラ５８０、通信制御装置５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、クロック制御回路７４０及びそれらを接続する汎用バス６８０、専用バス７５０等、各種ピン６９０等を含む。クロック制御回路７４０は、図１〜９で説明した構成又は機能を有するようにしてもよい。

３．電子機器
図１１に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、集積回路装置（マイクロコンピュータ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。集積回路装置（ＡＳＩＣ）８１０は、本実施の形態のクロック制御回路を含む。

ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。

音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。

図１２（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。

図１２（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。

図１２（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。

本実施の形態の集積回路装置を図１２（Ａ）〜図１２（Ｃ）の電子機器に組みむことにより、耐ノイズ性が高く、ノイズの影響による誤動作の可能性を低減することができる電子機器を提供することができる。

なお、本実施形態を利用できる電子機器としては、図１２（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、本実施の形態に係るクロック制御回路の入力にアナログノイズフィルタを付加してもよいし、本実施の形態に係るクロック制御回路の出力にデジタルノイズフィルタを付加してもよい。このようにノイズフィルタと組み合わせてクロック制御回路を構成することによりクロック信号に伝播するパルス状ノイズの除去もあわせて可能になる。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

本実施の形態のクロック制御回路の第１の例を説明するための図。 クロック制御回路の第１の例における動作タイミングの例を説明するための図。 本実施の形態のクロック制御回路の第２の例を説明するための図。 クロック出力停止信号を生成する期間を可変に制御するクロック出力停止信号生成回路（クロック出力停止信号生成部）の構成例を説明するための図。 入力クロック信号を遅延させる時間を可変に制御する遅延クロック生成回路（遅延クロック生成部）の構成例を説明するための図。 本実施の形態のクロック制御回路の第３の例を説明するための図。 判定電圧切り替え制御回路の構成例を説明するための図。 クロック制御回路の第３の例における動作タイミングの例を説明するための図。 本実施の形態のクロック制御回路の第４の例を説明するための図。 本実施の形態の集積回路装置（マイクロコンピュータ）のハードウエアブロック図の一例である。 集積回路装置を含む電子機器のブロック図の一例を示す。 図１２（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。

符号の説明

１０ クロック制御回路、１２ クロック出力、２０ 発振回路、２２ 発振クロック、１１０ 電圧源、１１２ Ｈレベル判定電圧、１１４ Ｌレベル判定電圧、１１６ Ｈレベル判定電圧、１１８ Ｌレベル判定電圧、１２０ ノイズ検出回路、１２２ コンパレータ、１２４ コンパレータ、１２６ ２入力ＯＲ論理素子、１３０ クロック出力停止信号生成回路、１３２ インバータ、１３４ ＰＭＯＳ、１３６ シュミットバッファ、１３７ 抵抗器、１３９ コンデンサ、１４０ 遅延クロック生成回路、１４２ バッファ、１４４ 遅延回路、１４６ 遅延クロック選択回路、１４８ 遅延クロック信号、１５０ クロック出力停止制御回路、１６０ 判定電圧選択回路、１７０ 抵抗回路、１８０ 抵抗選択回路、１９０ 判定電圧切り替え制御回路、２００、２０２、２０４、２０６ コンパレータ、２０８、２１０ ２入力ＡＮＤ論理素子、２１２、２１４、２１６ ２入力ＯＲ論理素子、２２０ Ｈレベル検出回路、２３０ Ｌレベル検出回路、５１０ ＣＰＵ、５２０ キャッシュメモリ、５３０ ＬＣＤコントローラ、５４０ リセット回路、５５０ プログラマブルタイマ、５６０ リアルタイムクロック（ＲＴＣ）、５７０ ＤＭＡコントローラ兼バスＩ／Ｆ、５８０ 割り込みコントローラ、５９０ 通信制御回路（シリアルインターフェース）、６００ バスコントローラ、６１０ Ａ／Ｄ変換器、６２０ Ｄ／Ａ変換器、６３０ 入力ポート、６４０ 出力ポート、６５０ Ｉ／Ｏポート、６６０ クロック発生装置（ＰＬＬ）、６７０ プリスケーラ、６８０ 汎用バス、６９０ 各種ピン、７００ マイクロコンピュータ、７１０ ＲＯＭ、７２０ ＲＡＭ、７３０ ＭＭＵ、７４０ クロック制御回路、７５０ 専用バス、８００ 電子機器、８１０ マイクロコンピュータ（ＡＳＩＣ）、８２０ 入力部、８３０ メモリ、８４０ 電源生成部８５０ ＬＣＤ、８６０ 音出力部、９５０ 携帯電話、９５２ ダイヤルボタン、９５４ ＬＣＤ、９５６ スピーカ、９６０ 携帯型ゲーム装置、９６２ 操作ボタン、９６４ 十字キー、９６６ ＬＣＤ、９６８ スピーカ、９７０ パーソナルコンピュータ、９７２ キーボード、９７４ ＬＣＤ、９７６ 音出力部

Claims (10)

1. クロック出力を制御するクロック制御回路であって、
   入力クロック信号の電圧が所定の範囲にあるか否かを判断し、前記入力クロック信号の電圧が前記所定の範囲にない時はノイズ検出信号を生成するノイズ検出部と、
   前記ノイズ検出信号に基づいて、少なくとも所定の期間、クロック出力停止信号を生成するクロック出力停止信号生成部と、
   前記入力クロック信号を所定の時間遅延させた遅延クロック信号を生成する遅延クロック生成部と、
   前記クロック出力停止信号が存在する期間は、前記遅延クロック信号の外部への出力を停止するように制御するクロック出力停止制御部と、を含むことを特徴とするクロック制御回路。
2. 請求項１において、
   前記ノイズ検出部は、
   前記入力クロック信号の電圧が所定のＨレベル判定電圧よりも高いか否かを検出するＨレベル検出部と、
   前記入力クロック信号の電圧が前記Ｈレベル判定電圧よりも低い所定のＬレベル判定電圧よりも低いか否かを検出するＬレベル検出部と、を含み、
   前記入力クロック信号の電圧が前記Ｌレベル判定電圧と前記Ｈレベル判定電圧の間の範囲にない時は前記ノイズ検出信号を生成することを特徴とするクロック制御回路。
3. 請求項２において、
   前記Ｈレベル判定電圧及び前記Ｌレベル判定電圧を前記Ｈレベル検出部及び前記Ｌレベル検出部に供給する判定電圧供給部を含み、
   前記判定電圧供給部は、
   設定値に基づいて、前記Ｈレベル判定電圧及び前記Ｌレベル判定電圧を可変に制御する判定電圧制御部を含むことを特徴とするクロック制御回路。
4. 請求項２又は３において、
   前記Ｈレベル検出部は、
   前記クロック出力停止信号が存在しない期間の前記Ｈレベル判定電圧と前記クロック出力停止信号が存在する期間の前記Ｈレベル判定電圧を切り替えて検出を行い、
   前記Ｌレベル検出部は、
   前記クロック出力停止信号が存在しない期間の前記Ｌレベル判定電圧と前記クロック出力停止信号が存在する期間の前記Ｌレベル判定電圧を切り替えて検出を行うことを特徴とするクロック制御回路。
5. 請求項４において、
   前記クロック出力停止信号が存在する期間の前記Ｈレベル判定電圧は、前記クロック出力停止信号が存在しない期間の前記Ｈレベル判定電圧よりも低く、前記クロック出力停止信号が存在する期間の前記Ｌレベル判定電圧は、前記クロック出力停止信号が存在しない期間の前記Ｌレベル判定電圧よりも高いことを特徴とするクロック制御回路。
6. 請求項４又は５において、
   前記判定電圧供給部は、
   前記クロック出力停止信号に基づいて、第１の前記Ｈレベル判定電圧及び第１の前記Ｌレベル判定電圧又は第２の前記Ｈレベル判定電圧及び第２の前記Ｌレベル判定電圧のいずれかを選択して前記Ｈレベル検出部及び前記Ｌレベル検出部に供給することを特徴とするクロック制御回路。
7. 請求項１乃至６のいずれかにおいて、
   前記クロック出力停止信号生成部は、
   設定値に基づいて、前記クロック出力停止信号を生成する期間を可変に制御するクロック出力停止期間制御部を含むことを特徴とするクロック制御回路。
8. 請求項１乃至７のいずれかにおいて、
   前記遅延クロック生成部は、
   設定値に基づいて、前記入力クロック信号を遅延させる時間を可変に制御するクロック遅延時間制御部を含むことを特徴とするクロック制御回路。
9. 請求項１乃至８のいずれかに記載のクロック制御回路を含むことを特徴とする集積回路装置。
10. 請求項９記載の集積回路装置と、
    入力情報を受け付ける手段と、
    入力情報に基づき前記集積回路装置により処理された結果を出力するための手段とを含むことを特徴とする電子機器。

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