JPH04216213A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路さらに
は単相クロックに基づいてノンオーバラップクロックを
生成するノンオーバラップクロック生成回路を含む半導
体集積回路に関し、例えばＭＯＳ論理ＶＬＳＩに適用し
て有効な技術に関する。

【０００２】

【従来の技術】通常マイクロコンピュータや通信系のシ
ステムにおけるシステムクロックは１相クロック（単相
クロック）とされるが、ＭＯＳ論理ＶＬＳＩにおいては
２相もしくはそれ以上のノンオーバラップクロックが動
作クロックとされる。従って、マイクロコンピュータや
通信系のシステムに適用されるＭＯＳ論理ＶＬＳＩなど
の半導体集積回路においては、単相クロックに同期して
２相もしくはそれ以上のノンオーバラップクロックを生
成する回路が必要とされる。

【０００３】図４には単相クロックＣＬＫに基づいてφ
１，φ２を生成する回路の従来例が示される。

【０００４】２入力ノアゲート１０、インバータゲート
１２、１４、１６、１８、２０、２２が直列接続され、
同様に２入力ノアゲート１１、インバータゲート１３４
、１５、１７、１９、２１、２３が直列接続される。 この二つの直列回路は入出力部がたすき掛け接続されて
いるため、すなわち、ノアゲート１０の一方の入力端子
にインバータゲート１９の出力端子が結合され、また、
ノアゲート１１の一方の入力端子にインバータゲート１
８の出力端子が結合されているため、単相クロックＣＬ
Ｋが、ノアゲート１０の他方の入力端子に、またインバ
ータゲート２４を介してノアゲート１１の他方の入力端
子にそれぞれ入力されると、それにより、インバータゲ
ート２２、２３の出力端子には、単相クロックＣＬＫに
同期したノンオーバラップクロックφ１、φ２が現れる
。

【０００５】図３には上記単相クロックＣＬＫとノンオ
ーバラップクロックφ１、φ２とが示される。

【０００６】図３において、ｔｄはノンオーバラップ時
間を示し、このノンオーバラップ時間ｔｄは、ノアゲー
ト１０、インバータゲート１２、１４、１６、１８での
信号遅延時間、又はノアゲート１１、インバータゲート
１３、１５、１７、１９での信号遅延時間に相当するが
、この信号遅延時間十分に確保するため、インバータゲ
ート１２、１４、１６、１８、１３、１５、１７、１９
の出力ノードと接地ラインとの間にキャパシタ２５、２
７、２９、３１、２６、２８、３０、３２が設けられ、
これらキャパシタへの電荷の充放電時間が、上記ゲート
での遅延時間に加算されるようになっている。

【０００７】尚、ノンオーバラップクロックについて記
載された文献の例としては、レッドウッドシステム社発
行のランダム・ファーストクォーツ（１９８１年、ボリ
ュームＩＩ、ナンバー１）第５０頁から第５１頁がある
。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来回路について本発明者が検討したところ、以下のよう
な問題点のあることが見いだされた。

【０００９】素子の動作速度が最も早くなる条件下で所
定のノンオーバラップ時間ｔｄが確保されるようにキャ
パシタ２５乃至３２の容量値を設定すると、素子のばら
つきや動作環境（電源電圧，周囲温度など）により素子
の動作速度が遅くなるような条件下では、ノンオーバラ
ップ時間ｔｄが長すぎてしまう。しかも半導体集積回路
の性能が上がり、動作周波数が高くなってくると、ノン
オーバラップクロック生成のために取り込まれる単相ク
ロックのパルス幅も相当狭くなってくるため、素子のば
らつきや動作環境に対して十分なマージンを有するノン
オーバラップ時間ｔｄの設定が困難になる。そして、そ
のためにノンオーバラップ時間ｔｄが設定幅よりずれ、
それによってシステムの動作不良を招来する虞のあるこ
とが本発明者により明かとされた。

【００１０】本発明の目的は、素子のばらつきや、動作
環境変化に拘らずノンオーバラップクロックの安定化を
図ることができる技術を提供することにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、所定のノンオーバラップクロッ
ク生成タイミングからのずれ情報を検出する検出手段と
、この検出手段の検出結果に基づいて上記ノンオーバラ
ップクロックの生成タイミングを補正する補正手段とを
含んでノンオーバラップクロック生成回路を形成するも
のである。さらに具体的な態様では、自励発振回路と、
この自励発振回路からの出力パルスを計数するカウンタ
とを含んで上記検出手段を形成することができ、また、
複数の論理ゲートをループ状に結合して成るリングオシ
レータによって上記自励発振回路を形成することができ
る。さらに、上記ノンオーバラップクロック生成回路が
クロック遅延時間調整用の複数のキャパシタを含んで形
成されるとき、上記補正手段は、上記検出手段の検出結
果に基づいて上記複数のキャパシタのノンオーバラップ
クロック生成への選択的関与を制御するための制御信号
を生成するコンパレータとすることができる。

【００１４】

【作用】上記した手段によれば、上記検出手段は所定の
ノンオーバラップクロック生成タイミングからのずれ情
報を検出し、この検出結果に基づいて上記補正手段は、
ノンオーバラップクロックの生成タイミングを補正する
。このことが、素子のばらつきや動作環境変化に起因す
るノンオーバラップ生成タイミングのずれを低減するよ
うに作用する。

【００１５】

【実施例】図１には本発明の一実施例に係るＭＯＳ論理
ＶＬＳＩの主要部が示される。

【００１６】尚、図２において図４に示される回路と同
一機能を有するものには同一の符号が付されている。

【００１７】図１に示されるＭＯＳ論理ＶＬＳＩは、特
に制限されないが、公知の半導体集積回路製造技術によ
り単結晶シリコンなどの一つの半導体基板に形成される
。

【００１８】図１において７０はノンオーバラップクロ
ック生成部であり、このノンオーバラップクロック生成
部７０は、単相クロックＣＬＫに基づいてノンオーバラ
ップクロックφ１，φ２を生成する機能を有し、次のよ
うに形成される。

【００１９】２入力ノアゲート１０、インバータゲート
１２、１４、１６、１８、２０、２２が直列接続され、
同様に２入力ノアゲート１１、インバータゲート１３、
１５、１７、１９、２１、２３が直列接続される。この
二つの直列回路は入出力部がたすき掛け接続されている
ため、すなわち、ノアゲート１０の一方の入力端子にイ
ンバータゲート１９の出力端子が結合され、また、ノア
ゲート１１の一方の入力端子にインバータゲート１８の
出力端子が結合されているため、単相クロックＣＬＫが
、ノアゲート１０の他方の入力端子に、またインバータ
ゲート２４を介してノアゲート１１の他方の入力端子に
それぞれ入力されると、それにより、インバータゲート
２２、２３の出力端子には、単相クロックＣＬＫに同期
したノンオーバラップクロックφ１、φ２が現れる。 インバータゲート１２、１４、１６、１８、１３、１５
、１７、１９の出力ノードと接地ラインとの間にはキャ
パシタ２５、２７、２９、３１、２６、２８、３０、３
２が設けられる。これらキャパシタの一方の電極は、そ
れぞれＮチャンネル型ＭＯＳＦＥＴ３３、３５、３７、
３９、３４、３６、３８、４０によって選択的に接地ラ
インに結合可能とされ、選択的に接地ラインに結合され
たキャパシタによる電荷充放電時間が、上記ゲートでの
信号遅延時間に加算されるようになっている。

【００２０】５０は検出部であり、この検出部５０は、
所定のノンオーバラップクロック生成タイミングからの
ずれ情報を検出する機能を有し、特に制限されないが、
自励発振回路１と、外部から取り込まれた基準クロック
に同期して上記自励発振回路１からの出力パルスを計数
するカウンタ２とを含んで成る。

【００２１】上記自励発振回路１は、特に制限されない
が、複数の論理ゲート例えばインバータゲートＧをルー
プ状に結合して成るリングオシレータとされる。尚、発
振回路を形成するため、インバータゲートＧの数は奇数
個とされる。リングオシレータ１は、インバータＧの遅
延時間と相関した周波数で発振され、発振周波数ｆは、
次式によって示される。

【００２２】

【数１】ｆ＝１／（２ｎｔｄ０）

【００２３】上式において、ｎは論理ゲート（インバー
タゲートＧ）の段数、ｔｄ０は論理ゲート１段あたりの
遅延時間である。

【００２４】リングオシレータ１とカウンタ２とはイン
バータゲート５によって結合され、リングオシレータ１
の発振出力がインバータゲート５で波形整形された後に
カウンタ２に伝達されるようになっている。カウンタ２
は、所定周期で状態が変化される基準クロックＥＮのア
サート期間において、インバータゲート５を介して伝達
されるパルス信号を計数する。そしてこのカウンタ２は
基準クロックＥＮがネゲートされることによって零クリ
アされる。

【００２５】ここで、上記リングオシレータ１における
論理ゲート１段あたりの遅延時間ｔｄ０は、素子のばら
つきや動作環境（電源電圧，周囲温度）に依存され、そ
れによって発振周波数が変動する。しかもこのリングオ
シレータ１は上記ノンオーバラップクロック生成回路７
０と同一プロセスにより共通のチップに形成されるので
、上記ノンオーバラップクロック生成回路７０でのノン
オーバラップクロックφ１，φ２の生成タイミング変動
は、リングオシレータ１の発振出力すなわちカウンタ２
の計数出力にも現れる。従って、カウンタ２によって上
記リングオシレータ１の発振出力を計数することにより
、上記ノンオーバラップクロック生成回路７０でのノン
オーバラップクロックの生成タイミングのずれ情報を定
量的に把握することができる。

【００２６】６０は補正部であり、この補正部６０は、
上記検出部５０の検出結果に基づいてノンオーバラップ
クロックの生成タイミングを補正する機能を有する。こ
の補正は、特に制限されないが、上記カウンタ２の出力
に基づいて上記Ｎチャンネル型ＭＯＳＦＥＴ３３乃至４
０を制御することにより、複数のキャパシタ２５乃至３
２のノンオーバラップクロック生成への選択的関与を制
御することによって可能とされ、特に制限されないが、
基準値ｆ１、ｆ２、ｆ３（ただしｆ１＜ｆ２＜ｆ３）と
上記カウンタ２の出力Ｑとを比較するマグニチュードコ
ンパレータ３が適用される。このマグニチュードコンパ
レータ３の出力は、Ｓ０、Ｓ１、Ｓ２、Ｓ３の４ビット
とされ、図２に示されるように、カウンタ２の出力Ｑと
、上記基準値ｆ１、ｆ２、ｆ３との大小関係によってＳ
０乃至Ｓ３の状態が決定される。そしてこのマグニチュ
ードコンパレータ３の出力状態に応じて、上記Ｎチャン
ネル型ＭＯＳＦＥＴ３３乃至４０のうちの該当ＭＯＳＦ
ＥＴがオンされ、それにより、当該ＭＯＳＦＥＴに対応
するキャパシタが選択的にノンオーバラップクロック生
成に関与されるようになっている。

【００２７】図１に示されるようなノンオーバラップク
ロック生成回路７０においては、当該回路でのゲート遅
延時間とノンオーバラップ時間ｔｄとは比例関係にあり
、ゲート遅延時間が小さい場合にはノンオーバラップ時
間ｔｄも小さくなり、逆にゲート遅延時間が大きい場合
にはノンオーバラップ時間ｔｄも大きくなる。素子のば
らつきや動作環境に拘らずノンオーバラップ時間ｔｄを
一定にするには、遅延時間に応じて、キャパシタ３３乃
至４０のノンオーバラップクロック生成への関与を切り
換え制御する必要があり、本実施例では上記のようにマ
グニチュードコンパレータ３の出力Ｓ０乃至Ｓ３の出力
に基づいてＭＯＳＦＥＴ３３乃至４０を制御することに
よってノンオーバラップクロックφ１，φ２の生成タイ
ミング補正が可能とされる。具体的には、次のように補
正される。

【００２８】マグニチュードコンパレータ３において基
準値ｆ１，ｆ２，ｆ３とカウンタ２の出力Ｑとの比較が
なされ、この比較において、Ｑ＜ｆ１，ｆ１≦Ｑ＜ｆ２
，ｆ２≦Ｑ＜ｆ３，Ｑ≧ｆ３のうちいずれが成立するか
が判別される。マグニチュードコンパレータ３での比較
結果は、Ｓ０乃至Ｓ３で示され、それは図２に示される
ように定義される。図２において“１”はハイレベルを
、“０”はロウレベルをそれぞれ意味し、ＭＯＳＦＥＴ
３３乃至４０がＮチャンネル型とされるから、１の場合
にのみ、該当するＭＯＳＦＥＴがオン状態とされ、それ
により、当該ＭＯＳＦＥＴに対応するキャパシタが選択
的にノンオーバラップクロック生成に関与される。

【００２９】例えば、ゲート遅延が少なすぎるためにＱ
≧ｆ３とされる場合、マグニチュードコンパレータ３の
出力Ｓ０乃至Ｓ３はすべて“１”とされ、それによりＭ
ＯＳＦＥＴ３３乃至４０がオン状態とされ、キャパシタ
２５乃至３２がノンオーバラップクロック生成に関与さ
れることにより、回路は最大の遅延時間が得られるよう
に、すなわち最大のノンオーバラップ時間ｔｄが得られ
るように動作する。またこれとは逆にゲート遅延が大き
すぎるためにＱ＜ｆ１とされる場合、マグニチュードコ
ンパレータ３の出力Ｓ０乃至Ｓ３は“１０００”とされ
、ＭＯＳＦＥＴ３３，３４のみがオン状態とされ、それ
によってキャパシタ２５，２６のみがノンオーバラップ
クロック生成に関与され、回路は最小のノンオーバラッ
プ時間ｔｄとなるように動作する。そのように動作され
ることにより、素子のばらつきや動作環境に起因するノ
ンオーバラップ時間ｔｄの変動が低減される。

【００３０】上記実施例によれば、以下の作用効果を得
ることができる。

【００３１】（１）検出部５０によって所定のノンオー
バラップクロック生成タイミングからのずれ情報が検出
され、この検出結果に基づいて補正部６０によりノンオ
ーバクロック生成タイミングが補正され、それにより、
素子のばらつきや動作環境に拘らずノンオーバラップク
ロックの安定化を図ることができる。

【００３２】（２）上記検出部５０は、自励発振回路と
してのリングオシレータ１と、外部からの基準クロック
ＥＮに同期して上記リングオシレータ１からの出力パル
スを計数するカウンタ２とにより容易に形成することが
できる。特にリングカウンタ１を採用することは、その
構成上インバータゲートなどの単純な結合によって形成
されるので、設計が容易である、また、その占有面積を
小さくできるなどの点で有利とされる。

【００３３】（３）上記ノンオーバラップクロック生成
回路７０がクロック遅延時間調整用の複数のキャパシタ
２５乃至３２を含んで形成される場合には、上記検出部
５０の検出結果に基づいて上記複数のキャパシタ２５乃
至３２のノンオーバラップクロック生成への選択的関与
を制御するための制御信号を生成するマグニチュードコ
ンパレータ３によって上記補正部６０を容易に形成する
ことができる。

【００３４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３５】例えば、上記リングオシレータ１に代えて
自励発振型のＣＲ発振回路を適用しても良い。また、カ
ウンタ２に供給される基準クロックＥＮを、単相クロッ
クＣＬＫで代用することもできる。さらに上記実施例で
は、ノンオーバラップ２相クロックφ１，φ２を生成す
るものについて説明したが、３相もしくはそれ以上のノ
ンオーバラップクロックを生成する場合にも、上記した
クロック生成タイミング補正は有効とされる。

【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
論理ＶＬＳＩに適用した場合について説明したが、本発
明はそれに限定されず、ノンオーバラップクロックを必
要とするデータ処理装置などの半導体集積回路に広く適
用することができる。

【００３７】本発明は、少なくともノンオーバラップク
ロック生成回路を含む条件のものに適用することができ
る。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３９】すなわち、検出手段により所定のノンオー
バラップクロック生成タイミングからのずれ情報が検出
され、この検出結果に基づいて補正手段により、ノンオ
ーバラップクロックの生成タイミングが補正されること
により、素子のばらつきや動作環境変化に拘らずノンオ
ーバラップクロックの安定化を図ることができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例回路の電気結線図であ
る。

【図２】図２は図１におけるマグニチュードコンパレー
タの出力論理説明図である。

【図３】図３はノンオーバクロックのタイミング図であ
る。

【図４】図４は従来のノンオーバラップクロック生成回
路の電気結線図である。

【符号の説明】

１　　リングオシレータ ２　　カウンタ ３　　マグニチュードコンパレータ １０，１１　　ノアゲート １２乃至２３　　インバータゲート ２５乃至３２　　キャパシタ ３３乃至４０　　Ｎチャンネル型ＭＯＳＦＥＴ５０　　
検出部 ６０　　補正部 ７０　　ノンオーバラップクロック生成回路ＣＬＫ　　
単相クロック φ１，φ２　　ノンオーバラップクロックｔｄ　　ノン
オーバラップ時間

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　単相クロックに基づいてノンオーバラ
   ップクロックを生成するノンオーバラップクロック生成
   回路を含む半導体集積回路において、所定のノンオーバ
   ラップクロック生成タイミングからのずれ情報を検出す
   る検出手段と、この検出手段の検出結果に基づいて上記
   ノンオーバラップクロックの生成タイミングを補正する
   補正手段とを含むことを特徴とする半導体集積回路。
2. 【請求項２】　　上記検出手段は、自励発振回路と、こ
   の自励発振回路からの出力パルスを計数するカウンタと
   を含む請求項１記載の半導体集積回路。
3. 【請求項３】　　上記自励発振回路は、複数の論理ゲー
   トをループ状に結合して成るリングオシレータとされる
   請求項２記載の半導体集積回路。
4. 【請求項４】　　上記ノンオーバラップクロック生成回
   路がクロック遅延時間調整用の複数のキャパシタを含ん
   で形成されるとき、上記補正手段は、上記検出手段の検
   出結果に基づいて上記複数のキャパシタのノンオーバラ
   ップクロック生成への選択的関与を制御するための制御
   信号を生成するコンパレータとされる請求項１，２又は
   ３記載の半導体集積回路。