JPH036718A

JPH036718A - 携帯可能媒体

Info

Publication number: JPH036718A
Application number: JP1142768A
Authority: JP
Inventors: Kiyoyoshi Nara; 精悦奈良
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-05
Filing date: 1989-06-05
Publication date: 1991-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、たとえばＣＰＵ、データメモリ、内部バッ
テリなどを内蔵し、電卓、時刻表示などのカード単体で
用いたり、端末機に挿入することにより用いる多機能の
ＩＣカードなどの携帯可能媒体に関する。

（従来の技術）従来、ＣＰＵ　（制御素子）、データメモリなどを内蔵
し、キーボード、表示部などを有し、電卓、時刻表示な
どでカード単体で用いたり、端末機に挿入することに用
いられる多機能のＩＣカードが開発されている。

このようなＩＣカードにおいて、高速な演算処理用のＣ
ＰＵクロック（高速クロック）と時計用クロック（低速
クロック）を２つ用いている。これらのクロックを、そ
れぞれ別々の発振回路で常に発振されていると、消費電
流が多くなり、電池の寿命が短くなってしまうという欠
点がある。

そこで、ＣＰＵクロックを使用の都度スタートさせるよ
うにしている。この使用の都度、ＣＰＵクロックをスタ
ートさせる場合、発振のウオーミングアツプ時間を十分
とっている。

この場合、ＣＰＵクロックに切り替わるまでの時間が長
く、高速な演算処理が行えなかったり、ウオーミングア
ツプ時間を計測するカウンタ回路として大きなものが必
要となるという欠点があった。

また、カウンタ回路がノイズ等で誤動作した場合にＣＰ
Ｕのロックとなってしまうと言う欠点があった。

すなわち、ＣＰＵクロックの発振出力がカウンタ回路が
カウントするスライスレベル付近でばたばたしている場
合、実際には安定していないのに、カウント数が所定数
に達してしまい、この結果に応じてクロックの切り替え
を行うと、ＣＰＵへ供給されるクロックがなく、誤動作
となり、ＣＰＵがロックしてしまうと言う欠点があった
。

（発明が解決しようとする課題）上記のように、制御素子用クロックに切り替わるまでの
時間が長く、高速な演算処理が行えなかったり、ウオー
ミングアツプ時間を計測するカウンタ回路として大きな
ものが必要となったり、カウンタ回路がノイズ等で誤動
作した場合に制御素子のロックとなってしまうという欠
点を除去するもので、カウンタ回路として大きなものが
不要で、制御素子のロックを防止することができる携帯
可能媒体を提供することを目的とする。

［発明の構成コ（課題を解決するための手段）この発明の携帯可能媒体は、制御素子を有し、内部に設
けられた電池により動作を行うものにおいて、低速クロ
ックを発生する第１のクロック発生手段、高速クロック
を発生する第２のクロック発生手段、この第２のクロッ
ク発生手段によるクロックを計数する計数手段、上記制
御素子の起動を指示する指示手段、この指示手段による
上記制御素子の起動時、上記第２のクロック発生手段に
よるクロックの発生を開始する開始手段、この開始手段
により、上記第２のクロック発生手段によるクロックが
発生された後、所定時間内の上記計数手段による計数値
が所定値以上か否かのチェックを複数回行い、この複数
回の計数値が所定値以上の場合に、上記第２のクロック
発生手段によるクロックが安定したことを判定する判定
手段、およびこの判定手段により上記第２のクロック発
生手段によるクロックの安定が判定された際に、上記制
御素子の駆動クロックを、上記第１のクロック発生手段
による低速クロックから上記第２のクロック発生手段に
よる高速クロックに切替える切替手段から構成されるも
のである。

（作　用）この発明は、制御素子を有し、内部に設けられた電池に
より動作を行うものにおいて、第１のクロック発生手段
で低速クロックを発生し、第２のクロック発生手段で高
速クロックを発生し、この第２のクロック発生手段によ
るクロックを計数手段で計数し、上記制御素子の起動を
指示し、この指示による上記制御素子の起動時、上記第
２のクロック発生手段によるクロックの発生を開始し、
この第２のクロック発生手段によるクロックの発生が開
始された後、所定時間内の上記計数手段による計数値が
所定値以上か否かのチェックを複数回行い、この複数回
の計数値が所定値以上の場合に、上記第２のクロック発
生手段によるクロックが安定したことを判定し、この判
定がなされた際に、上記制御素子の駆動クロックを、上
記第１のクロック発生手段による低速クロックから上記
第２のクロック発生手段による高速クロックに切替える
ようにしたものである。

（実施例）以下、この発明の一実施例について、図面を参照して説
明する。

第２図において、１０は携帯可能媒体としてのＩＣカー
ドであり、種々の機能を有する多機能カードである。た
とえば、後述する端末機と連動して使用するオンライン
機能、ＩＣカード１０が単体で動作するオフライン機能
、および時計のみをカウントしている待ち状態を有して
いる。

上記オフライン機能としては、電卓として使用できる電
卓モード、利用者により用いられている時計による時刻
を表示する時刻モード、住所、氏名、電話番号等を登録
したり、読出したりする電子ノート（電子幅）モード、
あるいはＩＣカード１０を複数のクレジットカードとし
て利用する買物モードなど単独で使用できるものとなっ
ている。

上記買物モードは、ＩＣカード１０の中に使用残高、有
効期限、買物記録等を記憶しておき、買物するたびに使
用した金額をＩＣカード１０内の残高から差引くととも
に買物情報を記録するものである。上記ＩＣカード１０
内の残高および有効期限が切れた場合は、契約銀行より
秘密コードを発行してもらうことにより、更新されるよ
うになっている。

上記ＩＣカード１０の表面にはカードの規格にあった位
置に配置されたコンタクト部１１．２０キーからなるキ
ーボード部１２、およびこのキボード部１２の上面に配
置され、液晶表示素子で形成される表示部１３が設けら
れている。

上記コンタクト部１１は、たとえば複数の端子１１ａ〜
ｌｌｆによって構成されており、動作用の電源電圧（Ｖ
ｃｃ、＋５Ｖ）用、ＥＥＰＲＯＭの書込電源電圧用、接
地用、クロック信号用、リセット信号用、データ入出力
用の端子からなっている。

上記キーボード部１２はカードの種類つまり種々のクレ
ジットカード、キャッシュカードなどに対応する処理を
選択する選択キー（ＴＩ、Ｔ２、Ｔ３、Ｔ４）１２ａ、
テンキー１２ｂ１フアンクシヨンキーとしての４則演算
キーつまり加算（＋）キル１２Ｃ１減算（−）キー１２
ｄ１除算（÷）キー１２ｅ１乗算（×）キー１２ｆ、少
数点（１）キー１２ｇ１およびイコール（−）キー１２
ｈによって構成されている。

上記加算キー１２Ｃは、ＮＥＸＴキーつまりオフライン
における日付、時刻表示中にモードを選択するモード選
択キーとして用いられ、上記減算キー１２ｄはＢＡＣＫ
キーつまり表示部１３の表示状態を前に戻すキーとして
用いられ、上記乗算キー１２ｆは開始キーとして用いら
れ、上記小数点キー１２ｇはＮｏキー、終了キーとして
用いられ、上シ己イコールキー１２ｈはＹＥＳキー、パ
ワーオンキーとして用いられるようになっている。

たとえば、パワーオンキーとしてのイコールキー１２ｈ
が押されると、後述するＣＰＵはＨ＾ＬＴ状態が解除さ
れ、動作開始用メソセージの時刻、日付を表示部１３に
表示する。

この状態で、テンキー１２ｂを押すとＩＣカード１０は
電卓モードになり、四則演算が行えるようになっている
。

さらに、モード選択キーとしての加算キー１２Ｃは、上
記日付、時刻表示中の表示部１３の表示状態を別のモー
ドへ進めるキーとして用いられ、表示部１３にメニュー
として、電子幅、時刻セット、日付セット、買物等の取
引等のモードがそのキーを押すたびに表示される。これ
らのモードを実行する場合に、上記イコールキー１２ｈ
としてのＹＥＳキーを押すことにより、そのモードへ入
り、実行可能となる。

上記表示部１３は、１桁が５×７のドツトマトリクスで
、１６桁表示となっている。

第３図はＩＣカード１０を扱う端末機たとえばパーソナ
ルコンピュータ等に用いられるＩＣカード読取書込部１
６の外観を示すものである。すなわち、カード挿入口１
７から挿入されたＩＣカード１０におけるコンタクト部
１１−と接続することにより、ＩＣカード１０における
メモリのデータを読取ったり、あるいはメモリ内にデー
タを書込むものである。

上記ＩＣカード読取書込部１６は、パーソナルコンピュ
ータの本体（図示しない）とケーブルによって接続され
るようになっている。

また、上記ＩＣカード１０の電気回路は、第４図に示す
ように構成されている。すなわち、上記コンタクト部１
１、通信制御回路２１、リセ・ソト制御回路２２、電源
制御回路２３、たとえば３ボルトの内部バッテリ（内蔵
電源）２５、この内部バッテリ２５の電圧値が規定以上
であるか否かをチェックするバッ゛テリチェック回路２
４、クロック制御回路２６、演算クロック発振用の水晶
発振子であり、２００ＫＨ２の発振周波数（高速クロッ
ク）の信号を出力する発振器２７、制御用のＣＰＵ　（
セントラル・プロセッシング・ユニット）２８、制御プ
ログラムが記録されているプログラムＲＯＭ２９、プロ
グラムワーキング用メモリ３０、暗証番号、およびデー
タなどが記録され、ＦＲＯＭで構成されるデータメモリ
３１、処理動作中の計時用に用いるタイマ３２、カレン
ダ回路３３、基本クロック発振用の水晶発振子であり、
常時、３２．７６８ＫＨ２の発振周波数（低速クロック
）の信号を出力している発振器（第１のクロック発生手
段）３４、表示部制御回路３５、上記表示部１３を駆動
する表示部ドライバ３６、および上記キーボード部１２
のキー入力回路としてのキーボードインターフェース３
８によって構成されている。

上記通信制御回路２１、ＣＰＵ２８、ＲＯＭ２９、プロ
グラムワーキング用メモリ３０、データメモリ３１、タ
イマ３２、カレンダ回路３３、表示部制御回路３５、お
よびキーボードインターフェース３８は、データバス２
０によって接続されるようになっている。

上記通信制御回路２１は、受信時つまり上記端末機１６
からコンタクト部１１を介して供給されたシリアルの入
出力信号を、パラレルのデータに変換してデータバス２
０に出力し、送信時つまりデータバス２０から供給され
たパラレルのデータを、シリアルの人出力信号に変換し
てコンタクト部１１を介して端末機１６に出力するよう
になっている。この場合、その変換のフォーマット内容
は、上記端末機１６と、ＩＣカード１０とで定められて
いる。

リセット制御回路２２は、オンラインになった際、リセ
ット信号を発生し、ＣＰＵ２８の起動を行うようになっ
ている。

上記電源制御回路２３は、オンラインとなった際、所定
時間経過後に、内部バッテリ２５による駆動から外部電
源駆動に切換え、オフラインとなった際、つまり外部電
圧が低下した際、外部電源による駆動から内部バッテリ
２５による駆動に切換えるものである。

上記クロック制御回路２６は、内部バッテリ２５でカー
ド動作を行うオフラインモードにおいて、低速クロック
と高速クロックとをタイミングよく切換えるものであり
、またＨＡＬＴ命令実行後、パワーダウンのため後述す
る２００ＫＨ２の発振周波数（高速クロック）の信号を
出力する発振回路（第２のクロック発生手段）６７を停
止し、またＣＰＵ２８へのクロックの供給も停止し、完
全なる停止状態で待機するものである。上記クロック制
御回路２６は、リセット、ＨＡＬＴ命令が実行されると
、基本的には時計用が選択される構成である。

上記カレンダ回路３３は、カードの保持者が自由に設定
変更可能な表示用の時計と、たとえば世界の標準時間を
カードの発行時にセットし、その後、変更不可能な取引
用の時計とを有している。

上記表示部制御回路３５は、上記ＣＰＵ２８から供給さ
れる表示データを内部のＲＯＭで構成されるキャラクタ
ジェネレータ（図示しない）を用いて文字パターンに変
換し、表示部ドライバ３６を用いて表示部１３で表示す
るものである。

上記キーボードインターフェース３８は、キーボード部
１２で入力されたキーに対応するキー人力信号に変換し
てＣＰＵ２８に出力するものである。

上記クロック制御回路２６について、第１図を用いて詳
細に説明する。すなわち、上記ＣＰＵ２８からの停止信
号ＨＡＬＴはＦＦ回路６２のクロック入力端ｃｋに供給
される。このＦＦ回路６２のセット出力は、ＦＦ回路６
３のデータ入力端りに供給され、このＦＦ回路６３のク
ロック入力端ｃｋには上記ＣＰＯ２８からのマシンサイ
クル信号〜１１が供給される。上記ＦＦ回路６２．６３
は停止モードタイミング用となっている。上記ＦＦ回路
６３のセット出力は、ＦＦｆｎＦＦ回路６２タ入力端り
に供給され、このＦＦ回路６４のクロック入力端ｃｋに
は上記カレンダ回路３３からの３２．７６３ＫＨ２の時
計用のクロックが供給される。上記ＦＦ回路６４のリセ
ット出力は、ＦＦ回路６５のデータ入力端りに供給され
、このＦＦ回路６５のクロック入力端ｃｋには上記カレ
ンダ回路３３からの３２．７６３ＫＨ２の時計用のクロ
ックが供給される。上記ＦＦ回路６５はクロック発振停
止用となっている。上記ＦＦ回路６５のセット出力は、
アンド回路６６の一端に供給され、このアンド回路１３
２の他端には上記ＣＰＵ２８から強制ストップ信号が供
給されるようになっている。上記アンド回路１３２の出
力は、ナンド回路６６の一端に供給され、このナンド回
路６６の出力端と他端との間には発振回路６７が接続さ
れている。

また、上記ＣＰＵ２８からのキー人力割込み信号、およ
び上記リセット制御回路２２からのリセット信号は、オ
ア回路６１を介して上記ＦＦ回路６２．６３．６４のリ
セット入力端Ｒに供給されるとともに、上記ＦＦ回路６
５のセット入力端Ｓに供給される。

上記発振回路６７は、上記２００ＫＨ２の発振周波数を
有する発振器２７、抵抗６８、コンデンサ７０．７１に
よって構成されている。

上記ナンド回路６６の出力は、インバータ回路７２を介
してＦＦ回路７４のクロック入力端ｃｋおよびバイナリ
カウンタ（計数手段）１３０のクロック入力端ｃｋに供
給され、またインバータ回路７２．７３を介してナンド
回路７５の一端に供給される。また、バイナリカウンタ
１３０のリセット入力端Ｒ１およびＦＦ回路１３１のリ
セット入力端Ｒには、ＣＰＯ２８からのリセット信号が
供給される。

上ｇ己バイナリカウンタ１３０は、上ｆｃ！　ＣＰ　Ｕ
２８からリセット信号が供給された際、上記発振回路６
７による発振クロックの計数を開始し、その計数値が所
定値となった場合、出力端Ｑｎから信号を出力するもの
である。上記バイナリカウンタ１３０の出力端Ｑｎから
の信号は、ＦＦ回路１３１のクロック入力端ｃｋに供給
され、このＦＦ回路１３１のセット出力としてのレディ
信号はＣＰＯ２８へ出力されるようになっている。

上記ＦＦ回路１３１は、上記ＣＰＵ２８からのリセット
信号によりリセットされ、上記バイナリカウンタ１３０
の出力によりセットされることにより、所定時間内のク
ロック数が所定数以上となった際、つまり上記発振回路
６７がレディ状態となった際にセットされるようになっ
ている。

また、上記リセット制御回路２２からのリセット信号は
ＦＦ回路７７のセット入力端Ｓに供給され、このＦＦ回
路７７のデータ入力端りには、上記ＣＰＵ２８からのク
ロック選択信号が供給され、クロック入力端ｃｋには上
記カレンダ回路３３からの３２．７６３ＫＨ２の時計用
のクロックが供給される。上記ＦＦ回路７７のセット出
力はナンド回路７９の一端に供給され、このナンド回路
７９の他端には上記カレンダ回路３３からの３２．７６
３ＫＨ２の時計用のクロックがインバータ回路７８を介
して供給される。上記ナンド回路７９の出力はナンド回
路８０の一端に供給される。

また、上記ＦＦ回路７７のリセット出力は上記ＦＦ回路
７４のデータ入力端りに供給され、このＦＦ回路７４の
セット出力はナンド回路７５の他端に供給される。上記
ＦＦ回路７４はクロック切換用となっている。

上記ナンド回路７５．７９の出力がナンド回路８０に供
給され、このナンド回路８０の出力はＦＦ回路８１．８
３のクロック入力端ｃ　Ｉｃに供給され、上記ＦＦ回路
８１のデータ入力端には上記ＦＦ回路６３のセット出力
がインバータ回路８２を介して供給される。

また、上記ＦＦ回路８３のセット出力はナンド回路８６
の一端に供給され、このナンド回路８６の他端には上記
アンド回路８０の出力がインバータ回路８５を介して供
給される。上記ナンド回路８６の出力は、クロック信号
として上記ＣＰＵ２８へ出力されるようになっている。

このような構成において、動作を説明する。まず、停止
状態について説明する。すなわち、上記ＣＰＵ２８から
クロック選択信号として“１“が供給されているｂこれ
により、ＦＦ回路７７がセットしている。これにより、
時計用クロック（３２，７６８ＫＨ２）はインバータ回
路７８、ナンド回路７９．８０を介して、ＦＦ回路８１
．８２、およびインバータ回路８５に導かれている。

次に、停止状態からの再起動について説明する。

すなわち、上記パワーオンキーとしてのＹＥＳキ（イコ
ールキー）１２ｈの投入により、上記ＣＰＯ２８からキ
ー人力割込み信号が供給される。

すると、ＦＦ回路６２．６３．６４がリセットし、ＦＦ
回路６５がセットする。このＦＦ回路６５のセット出力
により発振回路６７をイネーブル状態とする。これによ
り、発振回路６７は発振を開始する。

また、上記ＦＦ回路６３のリセットにより、ＦＦ回路８
１のデータ入力端りには“１　“が供給されている。こ
れにより、上記ナンド回路８０の出力により、ＦＦ回路
８１．８３がセットし、ナンド回路８６のゲートを開く
。したがって、インバータ回路８５からの時計用クロッ
クがナンド回路８６を介してＣＰＵ２８に出力される。

したがって、ＣＰＵ２８はＦＦ回路８６からの低速クロ
ックにより動作し、種々の処理を行う。

また上記発振回路６７によるクロック（２００ＫＨ２）
がインバータ回路７２を介してＦＦ回路７４のクロック
入力端およびバイナリカウンタ１３０のクロック入力端
に供給される。

また、上記バイナリカウンタ１３０により発振回路６７
のクロックが計数され、所定の計数値となった際、その
出力によりＦＦ回路１３１がセットする。

そして、上記キー人力信号が出力されてから所定時間経
過した際、ＣＰＵ２８はＦＦ回路１３１がセットしてい
るか否かをセンスする。ＦＦ回路１３１がセットしてい
る場合、ＣＰＵ２ｇはバイナリカウンタ１３０、ＦＦ回
路１３１をリセットし、所定時間経過した後、ＦＦ回路
１３１がセットしているか否かをセンスすることにより
、発振回路６７が正常に動作（発振）しているか否かを
判定する。すなわち、ＦＦ回路１３１がセットしている
場合、発振回路６７が正常と判定し、ＦＦ回路１３１が
セットしていない場合、発振回路６７が異常と判定する
。

この際、発振回路６７のカードごとの発振時間のばらつ
き、あるいはノイズ等でバイナリカウンタ１３０のカウ
ント動作が誤動作することを考慮して、ＣＰＵ２８はバ
イナリカウンタ１３０、ＦＦ回路１３１をリセットし、
バイナリカウンタ１３０により再カウントした後、ＦＦ
回路１３１がセットしている場合に、発振回路６７が正
常と判定している。

この判定の結果、ＣＰＵ２８は、発振回路６７が正常の
場合、高速クロックでの動作を判定し、発振回路６７が
異常の場合、低速クロックのままでの動作を判定する。

上記のように発振回路６７の正常を判定した場合、ＣＰ
Ｕ２８は、クロック選択信号として“０“をＦＦ回路７
７のデータ入力端りに供給する。これにより、ＦＦ回路
７７がリセットし、ＦＦ回路７７のリセット出力つまり
“１“信号がＦＦ回路７４のデータ入力端りに供給され
る。

すると、ＦＦ回路７４がセットし、このセット出力によ
りナンド回路７５のゲートが開く。

この結果、発振回路６７によるクロック（２００ＫＨ２
）は、インバータ回路７２．７３、ナンド回路７５．８
０、インバータ回路８５、およびナンド回路８６を順次
介してＣＰＯ２８に出力される。

これにより、クロック選択信号を“０“とすることによ
り、ＦＦ回路７４で同期がとられ、時計用クロック（低
速クロック）から高速クロックに切換わり、ＣＰＵ２８
は高速クロックで起動を行うようになっている。

そのＣＰＯ２８の起動後、ＣＰＵ２８はクロック選択信
号を“１　“とすることにより、ＦＦ回路７７かセット
し、ＦＦ回路７７のセット出力つまり１“信号がナンド
回路７９に供給され、ナンド回路７９のゲートが開いて
いる。したがって、時計用クロックが、インバータ回路
７８、ナンド回路７９．８０、インバータ回路８５、お
よびナンド回路８６を順次介してＣＰＵ２ｇに出力され
る。この結果、時計用クロックがＣＰＵ２８に出力され
る。したかって、ＣＰＵ２８はＦＦ回路８６からの低速
クロックにより動作し、種々の処理を行う。

またこのとき、ＣＰＵ２８からの強制ストップ１Ｊ号（
“０“信号）がアンド回路１３２に供給されることによ
り、アンド回路１３２のゲートが閉しられる。これによ
り、発振回路６７がディセーブル状態となり、発振回路
６７は発振を停止する。

また、発振回路６７の異常を判定した場合、ＣＰＯ２８
はクロック選択信号として“１　″をＦＦ回路７７のデ
ータ入力端りに供給したまま、強制ストップ信号（“０
“信号）をアンド回路１３２に供給する。これにより、
ＦＦ回路８６から低速クロックが出力された状態で、発
振回路６７がディセーブル状態となり、発振回路６７は
発振を停止する。

この結果、時計用クロックがＣＰＵ２８に出力される。

次に、上記処理として特定の処理たとえば取弓モードが
選択された場合の動作について説明する。

すなイつち、まず、取引モードが選択されると、ＣＰＵ
２８はアンド回路１３２への強制ストップ信号の供給を
停止する。

すると、再びＦＦ回路６５のセット出力がアンド回路１
３２を介して発振回路６７に供給され、発振回路６７が
イネーブル状態となる。これにより、発振回路６７は発
振を開始する。

これにより、上記発振回路６７によるクロック（２００
ＫＨ２）がインバータ回路７２を介してＦＦ回路７４の
クロック入力端およびバイナリカウンタ１３０のクロッ
ク入力端に供給される。

そして、買物モードにおける取引成立コードを算出する
際、ＣＰＵ２８はＦＦ回路１３１がセットしているか否
かをセンスする。ＦＦ回路１３１がセットしている場合
、ＣＰＵ２８はバイナリカウンタ１３０．ＦＦ回路１３
１をリセットし、所定時間経過した後、ＦＦ回路１３１
がセットしているか否かをセンスすることにより、発振
回路６７が正常に動作（発振）しているか否かを判定す
る。すなわち、ＦＦ回路１３１がセットしている場合、
発振回路６７が正常と判定し、ＦＦ回路１３１がセント
していない場合、発振回路６７か異常と判定する。

この際、発振回路６７のカードごとの発振時間のばらつ
き、あるいはノイズ等でバイナリカウンタ１３０のカウ
ント動作が誤動作することを考慮して、ＣＰＵ２８はバ
イナリカウンタ１３０、ＦＦ回路１３１をリセットし、
バイナリカウンタ１３０により再カウントした後、ＦＦ
回路１３１がセントしている場合に、発振回路６７が正
常と判定している。

この判定の結果、発振回路６７が正常の場合、ＣＰＵ２
８はクロック選択信号として“０“をＦＦ回路７７のデ
ータ入力端りに供給する。これにより、ＦＦ回路７７が
リセットし、ＦＦ回路７７のリセット出力つまり“１“
信号がＦＦ回路７４のデータ入力ＦＪ　Ｄに供給される
。

すると、ＦＦ回路７４がセットし、このセット出力によ
りナンド回路７５のゲートが開く。この結果、発振回路
６７によるクロック（２００ＫＩＩＺ）は、インバータ
回路７２．７３、ナンド回路７５．８０、インバータ回
路８５、およびナンド回路８６を順次介してＣＰＵ２８
に出力される。

これにより、クロック選択信号を“０“とすることによ
り、ＦＦ回路７４で同期がとられ、時計用クロック（低
速クロック）から高速クロックに切換わり、ＣＰＵ２８
は高速クロックにより動作し、上記取引成立コードの算
出を行うようになっている。

そのＣＰＵ２８による取引成立コードの算出の後、ＣＰ
Ｕ２８はクロック選択信号を“１“とすることにより、
ＦＦ回路７７がセットし、ＦＦ回路７７のセット出力つ
まり“１　“信号がナンド回路７９に供給され、ナンド
回路７９のゲートが開いている。したがって、時計用ク
ロックが、インバータ回路７８、ナンド回路７９．８０
、インバータ回路８５、およびナンド回路８６を順次介
してＣＰＵ２８に出力される。この結果、時計用クロッ
クがＣＰＵ２８に出力される。したがって、ＣＰＵ２８
はＦＦ回路８６からの低速クロックにより動作を行う。

またこのとき、ＣＰＯ２８からの強制ストップ信号がア
ンド回路１３２に供給されることにより、アンド回路１
３２のゲートが閉じられる。これにより、発振回路６７
がディセーブル状態となり、発振回路６７は発振を停止
する。

なお、上記判定の結果、発振回路６７が異常の場合、Ｃ
ＰＵ２８はクロック選択信号“１“をＦＦ回路７７のデ
ータ入力端りに供給したまま、強制ストップ信号をアン
ド回路１３２に供給する。

これにより、ＦＦ回路８６から低速クロックが出力され
た状態で、発振回路６７がディセーブル状態となり、発
振回路６７は発振を停止する。

この結果、再び時計用クロックがＣＰＯ２８に出力され
る。したがって、ＣＰＵ２８はＦＦ回路８６からの低速
クロックにより動作し、上記取引成立コードの算出を行
う。

次に、処理を終了し、停止状態（スタンバイ状態）とす
る場合について説明する。すなわち、ＣＰＵ２８は、停
止信号ＨＡＬＴをＦＦ回路６２のクロック入力端ｃｋに
供給する。すると、ＦＦ回路６２がセットし、このセッ
ト出力がＦＦ回路６３のデータ入力端りに供給される。

そして、ＣＰＵ２８からのマシンサイクル信号Ｍ１によ
り、ＦＦ回路６３がセットし、ＦＦ回路８１のデータ入
力端りに“０“信号が供給される。これにより、ＦＦ回
路６３のセット出力をＦＦ回路８１．８３で２パルス分
送らせた後、ナンド回路８６のゲートを閉じることによ
り、ＣＰＵ２８へのクロックの出力を停止する。これに
より、ＣＰＵ２８を停止状態としている。

上記したように、カードをオフラインで用いる場合、高
速クロックで処理する必要のある処理、たとえば買物モ
ードにおける取引成立コードの発生時に、ＣＰＵの駆動
クロックを低速クロックから高速クロックへ切替え、そ
の処理の終了とともに、ＣＰＵの駆動クロックを高速ク
ロックから低速クロックへ切替えるようにしたものであ
る。

すなわち、２種類あるクロックを時計用、ＣＰＵ用とに
区別せずに、両方ともＣＰＵ駆動に使用し、ＣＰＵ動作
の立上がり時、または計算等の高速を必要とする場合だ
け、ＣＰＵ専用の高速クロックで駆動するようにしたも
のである。

これにより、ＣＰＵ動作の立上がり時、または計算等の
高速を必要とする場合だけ、ＣＰＵ専用の高速クロック
で駆動する、つまりを速くすることができ、しかも消費
電流が少なく、電池の寿命を伸ばすことができる。

また、時計用クロックを用いて、操作案内等の表示また
はキー人力を受付けている間に、高速クロックの立上が
り時間をカバーするようにしたので、ＣＰＵ用の高速ク
ロックを必要なときだけ発振させることができる。

また、高速クロックから低速クロックへ切替える際、高
速クロックの発振回路による発振が開始された後に、所
定時間内の高速クロックをカウントするバイナリカウン
タのカウント値が所定値以上か否かのチェックを２回行
い、この２回のカウント値が所定値以上の場合に、上記
高速クロックの発振回路によるクロックが安定したこと
を判定し、この判定がなされた際に、上記ＣＰＵの駆動
クロックを、低速クロックから高速クロックに切替える
ようにしたものである。

これにより、カウンタ回路として大きなものが不要で、
ＣＰＵのロックを防止することかできる。

なお、前記実施例では、ＩＣカートを用いたが、これに
限らず、データメモリと制御素子とを有し、選択的に外
部から入出力を行うものであれば良く、形状もカード状
でなく、棒状など他の形状であっても良い。

［発明の効果］以上詳述したようにこの発明によれば、カウンタ回路と
して大きなものが不要で、制御素子のロックを防止する
ことができる携帯可能媒体を提供できる。

【図面の簡単な説明】

図面はこの発明の一実施例を説明するためのもので、第
１図はクロック制御回路の構成を示す図、第２図はＩＣ
カードの構成を示す平面図、第３図はＩＣカードを取扱
う端末機を示す図、第４図はＩＣカードの電気回路の概
略構成を示す図である。１０・・・ＩＣカート（携帯可能媒体）１１・・コンタ
クト部、１２・・・キーボード部、１２ｂ・・・テンキ
ー　１２Ｃ・加算キー１２ｈ・・・イコールキー　１３
・・表示部、１４ａ１１４ｂ・・・磁気発生部材、１６
・・・端末機、２３・・・電源制御回路、２５・・・内
部バッテリ（７ＩＳ池）２７・・・発振器（第２のクロ
ック発生手段）２８・・・ＣＰＵ　（制御素子）、３１
・・・データメモリ、３４・・・発振器（第１のクロッ
ク発生手段）１３０・・・バイナリカウンタ（計数手段
）１３１・・・ＦＦ回路。

Claims

【特許請求の範囲】制御素子を有し、内部に設けられた電池により動作を行
う携帯可能媒体において、低速クロックを発生する第１のクロック発生手段と、高速クロックを発生する第２のクロック発生手段と、この第２のクロック発生手段によるクロックを計数する
計数手段と、上記制御素子の起動を指示する指示手段と、この指示手
段による上記制御素子の起動時、上記第２のクロック発
生手段によるクロックの発生を開始する開始手段と、この開始手段により、上記第２のクロック発生手段によ
るクロックが発生された後、所定時間内の上記計数手段
による計数値が所定値以上か否かのチェックを複数回行
い、この複数回の計数値が所定値以上の場合に、上記第
２のクロック発生手段によるクロックが安定したことを
判定する判定手段と、この判定手段により上記第２のクロック発生手段による
クロックの安定が判定された際に、上記制御素子の駆動
クロックを、上記第１のクロック発生手段による低速ク
ロックから上記第２のクロック発生手段による高速クロ
ックに切替える切替手段と、を具備したことを特徴とする携帯可能媒体。