JPH01298598A - ダイナミックｒａｍのリフレッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、通常時および停電時にダイブミックＲＡ　Ｍ
をリフレッシュ制御するダイナミック１＜ＡＭのリフレ
ッシュ制御１装置に関する。

（従来の技術） ダイナミックＲＡ　Ｍは停電時においてもバッテリ等で
バックアップしなければならない。そして、バックアッ
プする場合ＲＡ　Ｓオンリ、アドレスリフレッシュ等の
１ノ式では制御が煩１１　ｋ二＜ｒるのでＣＡＳ・ビフ
ォー・ＲＡＳにてリフレッシュを行なう必要がある。

ダイナミックＲＡＭを停電１１１にバックアップする場
合、消費電力を抑制するために、停電時は通常時に比べ
てＲＡＳパルスの周波数を小さくしなければならず、し
かもダイブミックＲＡＭ内のメモリが破壊されるのを防
ぐためＲＡ　Ｓパルス切換時１ｊＲ△Ｓパルスが乱れた
りパルス幅やパルス間隔に異常が発生することを防がな
【」ればならない。

このような装置として、たとえば第３図および第４図に
示す特開昭６３　１４３９８＠公報記載のダイナミック
ＲＡＭのリフレッシュ制ｔ１１１装置が知られている。

これは、水晶発娠子１を６寸ろ水晶発振回路２により、
停電等によるバックアップ時および通常動作時とバック
アップ時との切換タイミングの基本となる基本夕［１ツ
クを発生し、この基本クロックを分周器３で分周し、端
ＦＱ＾で２分周信号を出力して第１のフリップフ［ｉツ
ブ４のＣＫ　Ｄ’＋子に入力し、端子Ｏｎで４分周信号
を出力してワンショット・マルチバイブレータ５の端子
へに入力する。

そして、システムの電源が停電等により所定値以下にな
ってシステムリセット信号がハイレベルからローレベル
になると各回路にバックアップ用の電圧ＶＬＩＢが印加
され通常動作からバックアップ動作になる。通常周期の
通常ＲＡ　Ｓパルスが第２のフリップフ［１ツブ６の端
子りに入力されると、この第２のノリツブフロップ６の
Ｑ出力がハイレベルからローレベルとなり、第３のフリ
ップフロラ１７の端子Ｒに人力されてリセットされ、こ
の第３の７リツプフ［１ツブ７の０出力が［ノーレベル
からハイレベルとなる。

第３の７リツプフ［１ツブ７の０出力がハイレベルとな
ることにより通常動作の通常ＣＡＳパルスおよび通常Ｒ
ＡＳパルスのバッファ８，９がディセーブルされ、また
、ダイナミックＲＡ　Ｍ　１０のＣＡＳ入力端およびＲ
ＡＳ入力端がイれぞれ抵抗１１または抵抗１２′ｃ、フ
ルアップまたはプルダウンされているので、ダイナミッ
クＲＡＭ１０に入力されるＣへＳパルスはローレベルか
らハイレベルになるとともにＲＡＳパルスはハイレベル
からローレベルになる。

その後、分周器３のＱへ出力の立上りによって第１のノ
リツブフロップ４のＱ出力がハイレベルからローレベル
となり、バックアップ動作時のバッファ１３がイネーブ
ルとなり、分周器３のＱａ比出力ＦＴ”ってワンショッ
ト・マルチバイブレーク５により供給される（）出力に
よって、第６図の区間（２）に示すようにＣＡＳ・ビフ
ォー・ＲＡＳによるリフレッシｌが行なわれ、バックア
ップ動作となり、通常Ｅ＜　Ａ　ＳパルスがｖＡ山され
る。

次に、バックアップ動性から通常動作への移行を考える
。分周器のＱＡ比出力立上りが第１のフリップフ［１ツ
ブ４の端子ＣＫ　ｋ−人力されるとＱ出力がローレベル
からハイレベルとなり、バッファ１３がディセーブルさ
れる。そして、通常ＲＡＳパルスの立上りが第２のノリ
ツブフロップのＣＫ端端子人力されるとＱ出力が［１−
レベルからハイレベルとなり第３のノリッ１）１コツ１
７の端子Ｒに入力され、第３のノリツブフロップ７のリ
セットが解除された後火の通常ＲＡＳパルスの立上りを
負論理ＡＮＤゲート１４で出力し、第３の７リツプ７０
ツブ７の端子ＣＫに入力され、端子Ωの出力がハイレベ
ルからローレベルとなり第６図０に示すようにバッフ？
８．９がイネーブルとなって通常動作となり、通常ＲＡ
　Ｓパルスが人力される。

ここで、通常ＲＡＳパルス、分周器３のＱ＾出力または
ＱＢ出力によって各ノリツブフロップ４．６．７および
ワンショット・マルチバイブレーク５に同期をかけてい
るのは、バッファ８，９゜１３が男同期にディセーブル
／イネーブルされることで、ダイナミックＲＡＭｌ０へ
のＲＡＳパルス、ＣＡＳパルスにハザードが発生し、ダ
イナミックＲＡ　Ｍ　１０の内容が破壊されないように
するためである。

（発明が解決しようとする課題） しかしながら、上記回路ではＣΔＳパルスおよびＲＡ　
Ｓパルスの両方が存在しているダイナミックＲＡＭにア
クセス中にバックアップモードに入ろうとすると第６図
に示１−ようにＣΔＳ・ピッオー・ＲＡＳリルッシ］、
が成立しないため、通常アクセスの継続になり消費電力
が多くなる。なぎなら消′ｐｔ電力は通常動作時の消費
電力＞）　ＣＡ　Ｓピッオー、ＲＡＳ時のリフレッシュ
の消費電力と設定しているためぐる。。

また、システムリセット信号がハイレベルからローレベ
ルとなる館にたとえば停電検出信Ｓ″を等によってダイ
ナミックＲＡＭへのアクセスを禁止し、ダイナミックＲ
Ａ　ＭにはＲＡ　Ｓオンリーリフレッシ１着のりフレッ
シ」しか行なわないようにラフ１−ウェアに制約を設け
なければならない。

さらに、ダイブミックＲＡＭをバックアップするのに必
要な最小クロックの４倍の速さのＭ本りロックを必要と
するため消費電力も４倍程度大ぎくなる。また、部品点
数も多い問題を有している。

本発明は上記問題点に鑑みなされたもので、部品点数が
少なくかつ停電時の）肖費電力も少なく、そして、ソフ
トウェアに制約を受けないダイナミックＲＡＭのリフレ
ッシュ制御装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明のダイナミックＲＡ　Ｍのリフレッシュ制御装置
は、信号を発生する発振器と、この発振器の出力により
ダイナミックＲＡＭをリフレッシュするＲＡＳＡｓパル
ス生づるＲΔＳパルス発生回路と、ダイナミックＲＡ　
Ｍに出力するＣＡＳパルスを発生するＣＡＳパルス発生
回路と、これらＲＡＳパルス発生回路およびＣＡＳパル
ス発生回路により出力されるＲＡＳＡｓパルスびＣＡＳ
パルスと通常時のＲＡ　ＳパルスおよびＣＡＳパルスを
切換え出力する切換回路と、停電時に入力されるシステ
ムリセット信号と前記切換回路からの１くＡｓパルスに
入力される通常ザイクルの通常ＲＡＳＡｓパルスよって
出力し、この出力によって首記切換回路の出力を切換え
前記ＣＡＳパルス発生回路からＣＡＳパルスを前記ダイ
ナミックＲＡ　Ｍに出力させるとともに前記発振器を発
振させてＲＡｓパルス発生回路からＣＡＳパルス発生回
路のＣＡＳパルスより遅れてＲＡ　Ｓパルスを前記ダイ
ブミックＲＡＭに出力させ通常時には通常のＲＡＳＡｓ
パルスびＣＡＳパルスを出力するように前記切換回路の
出力切換を制御する制御回路とを具備するものである。

（ｆｌ用） 本発明は、制御回路で切換回路の出力切換を行ない、通
常時には通常のＲＡＳＡｓパルスびＣＡＳパルスをダイ
ナミックＲＡＭに出力し、停電時にはＣＡＳパルス発生
回路からＣＡＳパルスをダイナツクＲＡ　Ｍに出力する
とともにこのＣＡＳパルスを回路からのＣへＳパルス発
生侵に発振器を発振させＲＡ　Ｓパルス発生回路により
出力されるＲＡＳＡｓパルスイナミックＲＡＭに出力す
るらのＣある。

（実施例） 以下、本発明のダイノーミックＲＡ　Ｍのリフレッシュ
制ｍ装置を図面を参照して説明する。

第１図において、２１は信号を発生する発振器で、この
発振器２１はたとえばｃｒ＜ｉｓ器により構成されてい
る。この発振器２１の端子りは抵抗２２を介して電源■
圏に接続され、端子りと端子−「１でとの間には抵抗２
３が接続され、端子ＴＲと端子ＴＨとの間は短絡され、
端子Ｔ　Ｈは−」ンデン号２４を介して接地されている
。また、端子Ｖｃｃは電源ＶＣＣに接続され、端子Ｃと
端子ＧＮＩ）との間は雑高防止用の］ンデン＋Ｊ２５が
接続され、Ｑ　Ｔ　Ｇ　Ｎ　Ｄ側は接地され、端子０は
ＲＡＳパルス発生回路としての第１のワンシ」ット・マ
ルチバイブレータ２６の端子へに接続されている。

この第１のワンショット・マルチバイブレータ２６は、
端子Ｂおよび端子Ｃしが電源ＶＩＩＢに接続され、端子
Ｒは抵抗２７を介して電源ｖ８Ｂｌ、：接続され、端子
Ｒと端子Ｃとの間は」ンデンナ２８がＪｆｆｉ続される
とともに端子Ｃ側は後地されている。

また、発振器２１の端子ＲはＣＡＳパルス発生回路とし
ての第２のワンショッ１〜・マルチバイブレータ３１の
端子Ｂに接続されている。この第２のワンシ」ット拳マ
ルチバイブレーク３１の端子Ｒは抵抗３３を介して電源
Ｖｏｅに接続され、端子Ｒど端子Ｃとの間にはＪンデン
サ３２が接続され、端子Ｃ側は接地されている。そして
、端子Ａは援池され、端子Ｃ［は電源Ｖａ８に接続され
ている。

３４は制御回路で第１のフリツブフ［１ツブ３５と第２
のノリッ１ノロツ１３６とにて構成され、この第１のフ
リップフ［１ツブ３！ｉの端子Ｑは第２のフリップフロ
ップ３６の端子りに接続されている。また、この第２の
７リツプフ［１ツブ３６の端子Ｑは発振器２１の端子Ｒ
と前記第２のワンシミツト・マルチバイブレータ３１の
端子Ａとに接続され、端子Ｓおよび端子Ｒは電源■叩に
接続されている。そしてこの第１のフリップフ［１ツブ
３５の喘了Ｄにはシステムリセット信号が人力され、第
２のフリップフロップ３６の端子ＣＫには通常のＲＡＳ
パルスが入力されるようになっている。

また、３７は切換回路で、この切換回路３１はセレクタ
により構成されている。この切換回路３１の端子１Ａに
は通常のＲＡＳパルスが入力されるようになっており、
また端子１Ｂは第１のワンショット・マルチバイブレー
タ２６の端子０に、端子２Ｂは第２のワンシ」ット・マ
ルチバイブレータ３１の端子Ｑに、端子Ｓは第２のフリ
ップフロップ３６の端子０に、端子ＧＧよ接地され、端
子１ＹはダイナミックｆｉＭ３８のＲＡＳ端子および第
１の７リツプ７０ツブ３５の端子ＧＫに、端子２Ｙはダ
イナミックＲＡＭ３８のＣＡＳ端子に接続されＣいる。

そしてこの切換回路３１の端子２八に通常のＣＡＳパル
スが人力されるようになっている。

次に、上記実施例の動作について第２図に示すタイムヂ
ャートを参照して説明する。

まず、通常動作からバックアップｆＩ１作に移行する場
合である。システムリセット信号がハイレベルからロー
レベルになると切換回路３１の端子１Ｙから出力される
ｒ＜　Ａ　Ｓパルスの立上りによって第１の７リツプフ
［１ツブ３５のΩ出力がハイレベルからローレベルとな
り、次の通常サイクルの通常ＲＡＳパルスの立上りで第
２のフリップフロップ３６のΩ出力が０−レベルからハ
イレベルとなる。

これにより、第２の７リツプフ［１ツブ３６の０出力は
第２のワンショット・マルチバイブレータ３１の端子Ｂ
に入力されるのＣ第２の７リツプフ０ツブ３６のΩ出力
の立上り■に抵抗３３とコンデンサ３２の時定数によっ
て設定される期間が第２の「ワンショット・マルグーバ
イブレーク３１のΩ出力がローレベルからハイレベルと
なる。

一方、発振器２１の端子Ｒへのリセット入力がローレベ
ルからハイレベルとなるため、発撮湿２１が動作し始め
、発振器２１の端子Ｏのり」１ツク出力はハイレベルと
ローレベルとを繰り返す。このり［１ツク出）Ｊは第１
のワンシミツト・マルチバイブレータ２６の端子Ａに入
力されるので、り０ツク出力の立上り時に抵抗２７と］
ンゲン＋Ｊ２８の時定数によっＣ設定される期間第１の
ワンショット・マルチバイブレータ２６のΩ出力が第２
のワンシミツト・マルチバイル−タ３１からのΩ出力が
出力された後にハイレベルから［１−レベルとなる。

また、第２のフリップフロップ３６の０出力によって切
換回路３１は切換っ１いるので、第２のフリッグフロツ
１３６がローレベルからハイレベルになると、切換回路
３７の端子ＩＹ、端子２Ｙがらの出力は端子１Ｂに入力
される第１のワンショット・マルチバイル−タ２６の出
力および端子２Ｂに入力され第２のワンショット・マル
チバイブレータ３１の出力となり、第２図（ハ）に示す
ようにＣＡＳ・ビフォー・ＲＡＳでバックアップ動作と
なり、周波数が低くなる。したがって、バックアップ動
ｆ１時は、通常ＣＡＳパルスおよび通常ＲＡＳパルスの
人力は停止される。

バックアップ動作から通常動作に移行する場合には、シ
ステムリセット信号がローレベルがらハイレベルになっ
た後、ＲＡＳパルスの☆−Ｊっで第１のフリップフロッ
プ３５のΩ出力が０−レベルからハイレベルとなり、次
の通常ＲＡＳパルスの立上りで第２のフリップ７０ツブ
３６の０出力がローレベルからハイレベルとｔ【る。第
２のフリップフロップ３６の０出力がローレベルがらハ
イレベルとなるため発振器２１にリセットがかかり発振
器２１および第１のワンショット・マルチバイブレータ
２６が動作を停止すると共に切換回路３１の端子１Ｙ、
端子２Ｙからの出力は端子１Ａに入力される通常ＲＡＳ
パルスおよび端子２Ａに人力される通常ＣＡＳパルスと
なる第２図ａに示すように通常アクセスとなる。

上述のようにダイナミックＲＡＭ３８をバックアップす
るのに必要な最小り【１ツクが基本クロックとなってい
るため、消費電力を小さく押えることができる。

〔発明の効渠〕

本発明によれば、制御回路で切換回路の出力を行ない、
Ｐ？電電時ＲＡＳパルス発生回路およびＣＡＳパルス発
生回路により出力されるＲ　Ａ　ＳパルスおよびＣＡＳ
パルスをダイナミックＲＡＭに出力され、かつＲＡＳパ
ルスはＣＡＳパルス発生後に出力するので、部品点数が
少なくかつＰ？電電時消′１ｊＩ７１力も少なく、そし
て、ソフトウェアに制約を受けることをｈ＜”Ｊ７こと
ができる。

【図面の簡単な説明】

第１図は本発明のダイナミックＲＡＭのリフレッシュ制
御装置の回路図、第２図は１１Ｌ［タイムチト−ト、第
３図は従来例の回路図、第４図ないし第６図は同上タイ
ムチャートである。 ２１・・発振器、２６・・ＲＡＳパルス発生回路として
のワンシミツト・マルチバイブレータ、３１・・ＣＡＳ
パルス発生回路としてのワンショット・マルチバイブレ
ータ、３４φ・Ｉｌｌ　１１１回路、３７・・切換回路
、３８・・ダイナミックＲＡＭ。 邦−４尺 ネニ乞」

Claims (1)

【特許請求の範囲】
1. （１）信号を発生する発振器と、 この発振器の出力によりダイナミックＲＡＭをリフレッ
   シュするＲＡＳパルスを発生するＲＡＳパルス発生回路
   と、 ダイナミックＲＡＭに出力するＣＡＳパルスを発生する
   ＣＡＳパルス発生回路と、 これらＲＡＳパルス発生回路およびＣＡＳパルス発生回
   路により出力されるＲＡＳパルスおよびＣＡＳパルスと
   通常時のＲＡＳパルスおよびＣＡＳパルスを切換え出力
   する切換回路と、 停電時に入力されるシステムリセット信号と前記切換回
   路からのＲＡＳパルスに入力される通常サイクルの通常
   ＲＡＳパルスとによって出力し、この出力によって前記
   切換回路の出力を切換え前記ＣＡＳパルス発生回路から
   ＣＡＳパルスを前記ダイナミックＲＡＭに出力させると
   ともに前記発振器を発振させてＲＡＳパルス発生回路か
   らＣＡＳパルス発生回路のＣＡＳパルスより遅れてＲＡ
   Ｓパルスを前記ダイナミックＲＡＭに出力させ通常時に
   は通常のＲＡＳパルスおよびＣＡＳパルスを出力するよ
   うに前記切換回路の出力切換を制御する制御回路と を具備することを特徴としたダイナミックＲＡＭのリフ
   レッシュ制御装置。