JPH06119780A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH06119780A JPH06119780A JP4265703A JP26570392A JPH06119780A JP H06119780 A JPH06119780 A JP H06119780A JP 4265703 A JP4265703 A JP 4265703A JP 26570392 A JP26570392 A JP 26570392A JP H06119780 A JPH06119780 A JP H06119780A
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- JP
- Japan
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- signal
- self
- test mode
- refresh
- dram
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】テストモード信号によりリフレッシュ動作の制
御を可能とする。 【構成】セルフ・リフレッシュの間において、テストモ
ード制御回路１及びテストモード発生器２を介して出力
されるテストモード信号１０２は、ＯＲ回路７に入力さ
れる。ＯＲ回路７では、セルフ・リフレッシュ制御信号
（Ａ）１０３との論理和がとられて、セルフ・リフレッ
シュ制御信号（Ｂ）１０４が出力され、リフレッシュ制
御回路５に入力される。テストモード発生器２より出力
される“Ｈ”レベルのテストモード信号１０２に対応し
て、セルフ・リフレッシュ制御信号１０４を受けるリフ
レッシュ制御回路５においては、分周出力信号１０７に
よるセルフ・リフレッシュ動作が、当該セルフ・リフレ
ッシュ制御信号（Ｂ）１０４の制御作用を介して、テス
トモード信号１０２が“Ｈ”レベルの時点に対応して停
止される。これにより、任意にテストモードに入ること
ができる。
御を可能とする。 【構成】セルフ・リフレッシュの間において、テストモ
ード制御回路１及びテストモード発生器２を介して出力
されるテストモード信号１０２は、ＯＲ回路７に入力さ
れる。ＯＲ回路７では、セルフ・リフレッシュ制御信号
（Ａ）１０３との論理和がとられて、セルフ・リフレッ
シュ制御信号（Ｂ）１０４が出力され、リフレッシュ制
御回路５に入力される。テストモード発生器２より出力
される“Ｈ”レベルのテストモード信号１０２に対応し
て、セルフ・リフレッシュ制御信号１０４を受けるリフ
レッシュ制御回路５においては、分周出力信号１０７に
よるセルフ・リフレッシュ動作が、当該セルフ・リフレ
ッシュ制御信号（Ｂ）１０４の制御作用を介して、テス
トモード信号１０２が“Ｈ”レベルの時点に対応して停
止される。これにより、任意にテストモードに入ること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にダイナミック・ランダム・アクセス・メモリを形成す
る半導体メモリに関する。
にダイナミック・ランダム・アクセス・メモリを形成す
る半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリにおいては、特に一
定時間内にデータの再書込み（以下、リフレッシュと云
う）が必要なＤＲＡＭの外部から入力される制御信号に
同期せずに行われる自動的なデータ保持動作（以下、セ
ルフ・リフレッシュと云う）は、セルフ・リフレッシュ
に入るために必要なセルフ・リフレッシュ制御信号と、
所定のオシレータから出力されるクロック信号の周期に
同期してカウントするカウンタと、このカウンタの出力
をデコードするデコーダとにより形成される分周器と、
当該分周器により出力される分周信号の周期でリフレッ
シュ動作を行うように制御するリフレッシュ制御回路５
とにより構成されるセルフ・リフレッシュ・タイマーに
よって制御されている。
定時間内にデータの再書込み（以下、リフレッシュと云
う）が必要なＤＲＡＭの外部から入力される制御信号に
同期せずに行われる自動的なデータ保持動作（以下、セ
ルフ・リフレッシュと云う）は、セルフ・リフレッシュ
に入るために必要なセルフ・リフレッシュ制御信号と、
所定のオシレータから出力されるクロック信号の周期に
同期してカウントするカウンタと、このカウンタの出力
をデコードするデコーダとにより形成される分周器と、
当該分周器により出力される分周信号の周期でリフレッ
シュ動作を行うように制御するリフレッシュ制御回路５
とにより構成されるセルフ・リフレッシュ・タイマーに
よって制御されている。
【０００３】図５に示されるのは、従来のセルフ・リフ
レッシュ機能を有する半導体メモリの主要構成を示すブ
ロック図である。図５において、セルフ・リフレッシュ
・モード時においては、オシレータ３より出力されるク
ロック信号１０６が分周器４に入力され、この分周器４
においては、上述のように、クロック信号１０６の周期
に同期してカウントするカウンタと、このカウンタの出
力をデコードするデコーダとを介して、分周出力信号１
０７が生成されて出力され、リフレッシュ制御回路５に
入力される。リフレッシュ制御回路５に対しては、他方
においてセルフ・リフレッシュ制御信号１０４も入力さ
れており、セルフ・リフレッシュ制御信号１０４が非活
性化（“Ｈ”レベル）されて前記セルフ・リフレッシュ
・モードが解除されるまでの間において、リフレッシュ
制御回路５からは、上記の分周出力信号１０７による一
定の周期でワード信号１０８がＤＲＡＭ６に入力され、
当該ＤＲＡＭ６に対するリフレッシュ動作が行われる。
レッシュ機能を有する半導体メモリの主要構成を示すブ
ロック図である。図５において、セルフ・リフレッシュ
・モード時においては、オシレータ３より出力されるク
ロック信号１０６が分周器４に入力され、この分周器４
においては、上述のように、クロック信号１０６の周期
に同期してカウントするカウンタと、このカウンタの出
力をデコードするデコーダとを介して、分周出力信号１
０７が生成されて出力され、リフレッシュ制御回路５に
入力される。リフレッシュ制御回路５に対しては、他方
においてセルフ・リフレッシュ制御信号１０４も入力さ
れており、セルフ・リフレッシュ制御信号１０４が非活
性化（“Ｈ”レベル）されて前記セルフ・リフレッシュ
・モードが解除されるまでの間において、リフレッシュ
制御回路５からは、上記の分周出力信号１０７による一
定の周期でワード信号１０８がＤＲＡＭ６に入力され、
当該ＤＲＡＭ６に対するリフレッシュ動作が行われる。
【０００４】なお図６（ａ）および（ｂ）は、本従来例
における動作を示すタイミング図であり、図６（ａ）は
セルフ・リフレッシュ制御信号１０６を示し、図６
（ｂ）はリフレッシュ周期に対応するワード信号１０８
を示している。
における動作を示すタイミング図であり、図６（ａ）は
セルフ・リフレッシュ制御信号１０６を示し、図６
（ｂ）はリフレッシュ周期に対応するワード信号１０８
を示している。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリにおいては、セルフ・リフレッシュ・モード期間
中、常に一定の周期でＤＡＲＭに対するリフレッシュが
行われている。そのリフレッシュの期間中においては、
電源電圧が正常に供給されている場合、ならびに電源電
圧が急激に変動した場合を含めて、当該半導体メモリを
任意にテストモードに設定し、リフレッシュ動作を制御
することができないという欠点がある。
メモリにおいては、セルフ・リフレッシュ・モード期間
中、常に一定の周期でＤＡＲＭに対するリフレッシュが
行われている。そのリフレッシュの期間中においては、
電源電圧が正常に供給されている場合、ならびに電源電
圧が急激に変動した場合を含めて、当該半導体メモリを
任意にテストモードに設定し、リフレッシュ動作を制御
することができないという欠点がある。
【０００６】
【課題を解決するための手段】第１の発明の半導体メモ
リは、ＤＲＡＭを含む半導体メモリにおいて、所定の第
２のセルフ・リフレッシュ制御信号ならびに所定のクロ
ック信号の分周信号を介して、当該分周信号の周期にて
前記ＤＲＡＭに対するセルフ・リフレッシュ動作を制御
するリフレッシュ制御回路と、前記クロック信号を発振
出力するオシレータと、前記ＤＲＡＭに対するセルフ・
リフレッシュ動作を制御するためのテストモード信号を
生成して出力するテストモード信号発生手段と、前記テ
ストモード信号と所定の第１のセルフ・リフレッシュ制
御信号との論理和をとり、前記第２のセルフ・リフレッ
シュ制御信号として出力する論理和回路と、を少なくと
も備えて構成され、前記ＤＲＡＭに対するセルフ・リフ
レッシュ・モード期間中において、前記テストモード信
号により当該セルフ・リフレッシュ・モードを制御する
ことを特徴としている。
リは、ＤＲＡＭを含む半導体メモリにおいて、所定の第
２のセルフ・リフレッシュ制御信号ならびに所定のクロ
ック信号の分周信号を介して、当該分周信号の周期にて
前記ＤＲＡＭに対するセルフ・リフレッシュ動作を制御
するリフレッシュ制御回路と、前記クロック信号を発振
出力するオシレータと、前記ＤＲＡＭに対するセルフ・
リフレッシュ動作を制御するためのテストモード信号を
生成して出力するテストモード信号発生手段と、前記テ
ストモード信号と所定の第１のセルフ・リフレッシュ制
御信号との論理和をとり、前記第２のセルフ・リフレッ
シュ制御信号として出力する論理和回路と、を少なくと
も備えて構成され、前記ＤＲＡＭに対するセルフ・リフ
レッシュ・モード期間中において、前記テストモード信
号により当該セルフ・リフレッシュ・モードを制御する
ことを特徴としている。
【０００７】また、第２の発明の半導体メモリは、ＤＲ
ＡＭを含む半導体メモリにおいて、所定のセルフ・リフ
レッシュ制御信号ならびに所定のクロック信号の分周信
号を介して、当該分周信号の周期にて前記ＤＲＡＭに対
するセルフ・リフレッシュ動作を制御するリフレッシュ
制御回路と、前記クロック信号を生成して出力するオシ
レータと、電源電圧の変動を検知して、当該電源電圧変
動発生時に前記ＤＲＡＭに対するセルフ・リフレッシュ
動作を制御するためのテストモード信号を生成して出力
するテストモード信号発生手段と、を少なくとも備えて
構成され、前記ＤＲＡＭに対するセルフ・リフレッシュ
・モード期間中において、前記テストモード信号を介し
て前記オシレータの動作を停止させることにより、セル
フ・リフレッシュ・モードを制御することを特徴として
いる。
ＡＭを含む半導体メモリにおいて、所定のセルフ・リフ
レッシュ制御信号ならびに所定のクロック信号の分周信
号を介して、当該分周信号の周期にて前記ＤＲＡＭに対
するセルフ・リフレッシュ動作を制御するリフレッシュ
制御回路と、前記クロック信号を生成して出力するオシ
レータと、電源電圧の変動を検知して、当該電源電圧変
動発生時に前記ＤＲＡＭに対するセルフ・リフレッシュ
動作を制御するためのテストモード信号を生成して出力
するテストモード信号発生手段と、を少なくとも備えて
構成され、前記ＤＲＡＭに対するセルフ・リフレッシュ
・モード期間中において、前記テストモード信号を介し
て前記オシレータの動作を停止させることにより、セル
フ・リフレッシュ・モードを制御することを特徴として
いる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、テス
トモード制御回路１と、テストモード発生器２と、オシ
レータ３と、分周器４と、リフレッシュ制御回路５と、
ＤＲＡＭ６と、ＯＲ回路７とを備えて構成される。
ク図である。図１に示されるように、本実施例は、テス
トモード制御回路１と、テストモード発生器２と、オシ
レータ３と、分周器４と、リフレッシュ制御回路５と、
ＤＲＡＭ６と、ＯＲ回路７とを備えて構成される。
【００１０】図１において、オシレータ３より出力され
るクロック信号１０６は分周器４において分周され、分
周器４より出力される分周出力信号１０７はリフレッシ
ュ制御回路５に入力される。また、リフレッシュ制御回
路５に対しては、ＯＲ回路７より出力されるリフレッシ
ュ制御信号（Ｂ）１０４が入力されており、このセルフ
・リフレッシュ制御信号（Ｂ）１０４を介してリフレッ
シュ制御回路５により、ＤＡＲＭ６に対するリフレッシ
ュが行われる。これらの一連の動作については、前述の
従来例の場合と同様である。即ち、通常は、ＯＲ回路７
より出力されるセルフ・リフレッシュ制御信号（Ｂ）１
０４が活性化されている間においては、分周器４より出
力される分周出力信号１０７を受けて、リフレッシュ制
御回路５より出力されるワード信号１０８により、ＤＲ
ＡＭ６に対するリフレッシュが行われる。
るクロック信号１０６は分周器４において分周され、分
周器４より出力される分周出力信号１０７はリフレッシ
ュ制御回路５に入力される。また、リフレッシュ制御回
路５に対しては、ＯＲ回路７より出力されるリフレッシ
ュ制御信号（Ｂ）１０４が入力されており、このセルフ
・リフレッシュ制御信号（Ｂ）１０４を介してリフレッ
シュ制御回路５により、ＤＡＲＭ６に対するリフレッシ
ュが行われる。これらの一連の動作については、前述の
従来例の場合と同様である。即ち、通常は、ＯＲ回路７
より出力されるセルフ・リフレッシュ制御信号（Ｂ）１
０４が活性化されている間においては、分周器４より出
力される分周出力信号１０７を受けて、リフレッシュ制
御回路５より出力されるワード信号１０８により、ＤＲ
ＡＭ６に対するリフレッシュが行われる。
【００１１】そして、このセルフ・リフレッシュの間に
おいて、テストモードに入りたい場合には、テストモー
ド制御回路１よりは、任意にテストモード制御信号１０
１が出力されてテストモード発生器２に入力される。テ
ストモード発生器２においては、このテストモード制御
信号１０１の入力を受けて、“Ｈ”レベルのテストモー
ド信号１０２が出力されてＯＲ回路７に入力される。一
方、ＯＲ回路７に対しては、テストモード信号１０２の
他にセルフ・リフレッシュ制御信号（Ａ）１０３が入力
されており、ＯＲ回路７において、これらのテストモー
ド信号１０２とセルフ・リフレッシュ制御信号（Ａ）１
０３の論理和がとられ、両信号の論理和信号として、セ
ルフ・リフレッシュ制御信号（Ｂ）１０４が出力され、
リフレッシュ制御回路５に入力される。テストモード発
生器２より出力される“Ｈ”レベルのテストモード信号
１０２に対応して、ＯＲ回路７より出力されるセルフ・
リフレッシュ制御信号１０４を受けたリフレッシュ制御
回路５においては、分周器４より入力される分周出力信
号１０７によるセルフ・リフレッシュ動作が、当該セル
フ・リフレッシュ制御信号（Ｂ）１０４の制御作用を介
して、テストモード信号１０２が“Ｈ”レベルの時点に
対応して停止される。これにより、セルフ・リフレッシ
ュ期間中においても、任意にテストモードに入ることが
できる。
おいて、テストモードに入りたい場合には、テストモー
ド制御回路１よりは、任意にテストモード制御信号１０
１が出力されてテストモード発生器２に入力される。テ
ストモード発生器２においては、このテストモード制御
信号１０１の入力を受けて、“Ｈ”レベルのテストモー
ド信号１０２が出力されてＯＲ回路７に入力される。一
方、ＯＲ回路７に対しては、テストモード信号１０２の
他にセルフ・リフレッシュ制御信号（Ａ）１０３が入力
されており、ＯＲ回路７において、これらのテストモー
ド信号１０２とセルフ・リフレッシュ制御信号（Ａ）１
０３の論理和がとられ、両信号の論理和信号として、セ
ルフ・リフレッシュ制御信号（Ｂ）１０４が出力され、
リフレッシュ制御回路５に入力される。テストモード発
生器２より出力される“Ｈ”レベルのテストモード信号
１０２に対応して、ＯＲ回路７より出力されるセルフ・
リフレッシュ制御信号１０４を受けたリフレッシュ制御
回路５においては、分周器４より入力される分周出力信
号１０７によるセルフ・リフレッシュ動作が、当該セル
フ・リフレッシュ制御信号（Ｂ）１０４の制御作用を介
して、テストモード信号１０２が“Ｈ”レベルの時点に
対応して停止される。これにより、セルフ・リフレッシ
ュ期間中においても、任意にテストモードに入ることが
できる。
【００１２】なお、図２（ａ）、（ｂ）、（ｃ）および
（ｄ）は、本実施例における動作信号のタイミング図で
あり、それぞれテストモード信号１０２、セルフ・リフ
レッシュ制御信号（Ａ）１０３、セルフ・リフレッシュ
制御信号（Ｂ）１０４およびワード信号１０８を示す。
（ｄ）は、本実施例における動作信号のタイミング図で
あり、それぞれテストモード信号１０２、セルフ・リフ
レッシュ制御信号（Ａ）１０３、セルフ・リフレッシュ
制御信号（Ｂ）１０４およびワード信号１０８を示す。
【００１３】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例を示すブロック図で
ある。図３に示されるように、本実施例は、テストモー
ド制御回路１と、テストモード発生器２と、オシレータ
３と、分周器４と、リフレッシュ制御回路５と、ＤＲＡ
Ｍ６と、電源電圧変動検知回路８とを備えて構成され
る。
する。図３は本発明の第２の実施例を示すブロック図で
ある。図３に示されるように、本実施例は、テストモー
ド制御回路１と、テストモード発生器２と、オシレータ
３と、分周器４と、リフレッシュ制御回路５と、ＤＲＡ
Ｍ６と、電源電圧変動検知回路８とを備えて構成され
る。
【００１４】図３において、オシレータ３より出力され
るクロック信号１０６は分周器４において分周され、分
周器４より出力される分周出力信号１０７はリフレッシ
ュ制御回路５に入力される。また、リフレッシュ制御回
路５に対しては、セルフ・リフレッシュ制御信号１０４
が入力されており、このセルフ・リフレッシュ制御信号
１０４を介して、リフレッシュ制御回路５によりＤＡＲ
Ｍ６に対するリフレッシュが行われる。これらの一連の
動作については、前述の従来例および第１の実施例の場
合と同様である。本実施例の、第１の実施例との動作上
の主要な相違点は、本実施例においては、セルフ・リフ
レッシュ期間中において、電源電圧のバンプ時に限って
リフレッシュ動作に対する制御が行われることである。
るクロック信号１０６は分周器４において分周され、分
周器４より出力される分周出力信号１０７はリフレッシ
ュ制御回路５に入力される。また、リフレッシュ制御回
路５に対しては、セルフ・リフレッシュ制御信号１０４
が入力されており、このセルフ・リフレッシュ制御信号
１０４を介して、リフレッシュ制御回路５によりＤＡＲ
Ｍ６に対するリフレッシュが行われる。これらの一連の
動作については、前述の従来例および第１の実施例の場
合と同様である。本実施例の、第１の実施例との動作上
の主要な相違点は、本実施例においては、セルフ・リフ
レッシュ期間中において、電源電圧のバンプ時に限って
リフレッシュ動作に対する制御が行われることである。
【００１５】テストモード制御回路１より出力されるテ
ストモード制御信号１０１は電源電圧変動検知回路８に
入力され、このテストモード制御信号１０１を受けて、
電源電圧変動検知回路８は動作可能な稼働状態となる。
この状態において供給電源にバンプが発生した場合に
は、電源電圧変動検知回路８においては、当該バンプに
よる電源電圧変動が検知されて電圧変動検知信号１０９
が出力され、テストモード発生器２に入力される。テス
トモード発生器２においては、電圧変動検知信号１０９
の入力に対応して“Ｈ”レベルのテストモード信号１０
２が出力され、オッシレータ３に入力される。オッシレ
ータ３においては、テストモード信号１０２による制御
作用を介して発振が停止し、当該“Ｈ”レベルのテスト
モード信号１０２が入力されている間においては、クロ
ック信号１０６の発振出力は停止される。従って、この
間においては、バンプ期間中におけるリフレッシュ動作
に対する制御が可能となる。
ストモード制御信号１０１は電源電圧変動検知回路８に
入力され、このテストモード制御信号１０１を受けて、
電源電圧変動検知回路８は動作可能な稼働状態となる。
この状態において供給電源にバンプが発生した場合に
は、電源電圧変動検知回路８においては、当該バンプに
よる電源電圧変動が検知されて電圧変動検知信号１０９
が出力され、テストモード発生器２に入力される。テス
トモード発生器２においては、電圧変動検知信号１０９
の入力に対応して“Ｈ”レベルのテストモード信号１０
２が出力され、オッシレータ３に入力される。オッシレ
ータ３においては、テストモード信号１０２による制御
作用を介して発振が停止し、当該“Ｈ”レベルのテスト
モード信号１０２が入力されている間においては、クロ
ック信号１０６の発振出力は停止される。従って、この
間においては、バンプ期間中におけるリフレッシュ動作
に対する制御が可能となる。
【００１６】なお、図４（ａ）、（ｂ）、（ｃ）および
（ｄ）は、本実施例における動作信号のタイミング図で
あり、それぞれ電源電圧Ｖcc、テストモード信号１０
２、セルフ・リフレッシュ制御信号１０４、およびワー
ド信号１０８を示す。
（ｄ）は、本実施例における動作信号のタイミング図で
あり、それぞれ電源電圧Ｖcc、テストモード信号１０
２、セルフ・リフレッシュ制御信号１０４、およびワー
ド信号１０８を示す。
【００１７】
【発明の効果】以上説明したように、本発明は、テスト
モード制御手段を設けることにより、セルフ・リフレッ
シュ・モード期間中において、電源電圧の正常時および
バンプ時において、前記テストモード制御手段によるテ
ストモード信号を介して、任意にリフレッシュ動作を制
御することができるという効果がある。
モード制御手段を設けることにより、セルフ・リフレッ
シュ・モード期間中において、電源電圧の正常時および
バンプ時において、前記テストモード制御手段によるテ
ストモード信号を介して、任意にリフレッシュ動作を制
御することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作を示すタイミング図
である。
である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】第２の実施例における動作を示すタイミング図
である。
である。
【図５】従来例を示すブロック図である。
【図６】従来例における動作を示すタイミング図であ
る。
る。
１ テストモード制御回路 ２ テストモード発生器 ３ オシレータ ４ 分周器 ５ リフレッシュ制御回路 ６ ＤＲＡＭ ７ ＯＲ回路 ８ 電源電圧変動検知回路
Claims (2)
- 【請求項１】ダイナミック・ランダム・アクセス・メモ
リ（以下、ＤＲＡＭと云う）を含む半導体メモリにおい
て、 所定の第２のセルフ・リフレッシュ制御信号ならびに所
定のクロック信号の分周信号を介して、当該分周信号の
周期にて前記ＤＲＡＭに対するセルフ・リフレッシュ動
作を制御するリフレッシュ制御回路と、 前記クロック信号を発振出力するオシレータと、 前記ＤＲＡＭに対するセルフ・リフレッシュ動作を制御
するためのテストモード信号を生成して出力するテスト
モード信号発生手段と、 前記テストモード信号と所定の第１のセルフ・リフレッ
シュ制御信号との論理和をとり、前記第２のセルフ・リ
フレッシュ制御信号として出力する論理和回路と、 を少なくとも備えて構成され、前記ＤＲＡＭに対するセ
ルフ・リフレッシュ・モード期間中において、前記テス
トモード信号により当該セルフ・リフレッシュ・モード
を制御することを特徴とする半導体メモリ。 - 【請求項２】ダイナミック・ランダム・アクセス・メモ
リ（以下、ＤＲＡＭと云う）を含む半導体メモリにおい
て、 所定のセルフ・リフレッシュ制御信号ならびに所定のク
ロック信号の分周信号を介して、当該分周信号の周期に
て前記ＤＲＡＭに対するセルフ・リフレッシュ動作を制
御するリフレッシュ制御回路と、 前記クロック信号を生成して出力するオシレータと、 電源電圧の変動を検知して、当該電源電圧変動発生時に
前記ＤＲＡＭに対するセルフ・リフレッシュ動作を制御
するためのテストモード信号を生成して出力するテスト
モード信号発生手段と、 を少なくとも備えて構成され、前記ＤＲＡＭに対するセ
ルフ・リフレッシュ・モード期間中において、前記テス
トモード信号を介して前記オシレータの動作を停止させ
ることにより、セルフ・リフレッシュ・モードを制御す
ることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265703A JPH06119780A (ja) | 1992-10-05 | 1992-10-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265703A JPH06119780A (ja) | 1992-10-05 | 1992-10-05 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119780A true JPH06119780A (ja) | 1994-04-28 |
Family
ID=17420840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265703A Withdrawn JPH06119780A (ja) | 1992-10-05 | 1992-10-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119780A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288957B1 (en) | 1999-08-31 | 2001-09-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode and method for testing semiconductor therewith |
| US6298000B1 (en) | 1993-02-24 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device operable in self refresh operation mode and self refresh method thereof |
| KR100364128B1 (ko) * | 1999-04-08 | 2002-12-11 | 주식회사 하이닉스반도체 | 셀프리프레쉬 발진주기 측정장치 |
| US6590823B2 (en) | 2001-05-28 | 2003-07-08 | Mitsubishi Denki Kabushiki Kaisha | Refresh-circuit-containing semiconductor memory device |
| JP2008165865A (ja) * | 2006-12-27 | 2008-07-17 | Fujitsu Ltd | 半導体メモリおよび半導体メモリの動作方法 |
-
1992
- 1992-10-05 JP JP4265703A patent/JPH06119780A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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