JPH0636557A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH0636557A JPH0636557A JP4190529A JP19052992A JPH0636557A JP H0636557 A JPH0636557 A JP H0636557A JP 4190529 A JP4190529 A JP 4190529A JP 19052992 A JP19052992 A JP 19052992A JP H0636557 A JPH0636557 A JP H0636557A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- refresh
- timing
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 集積度が高く、しかも非常に簡単な入力波形
で動作するダイナミック型半導体記憶装置を提供する。 【構成】 アドレス遷移信号を受け時に書き込み、読み
出し、リフレッシュ動作またはビット線プリチャージ動
作を行っていない場合には、動作判定／タイミング起動
回路９は、アドレス遷移信号を受けたタイミングでタイ
ミング発生回路７,７,…を起動する。これにより、遷移
後のアドレスに対応したメモリセルへの書き込みまたは
読み出し、ビット線プリチャージ、リフレッシュ、ビッ
ト線プリチャージという一連の動作が行なわれる。一
方、上記アドレス遷移信号を受けた時に書き込み、読み
出し、リフレッシュ動作またはビット線プリチャージ動
作を行っている場合には、動作判定／タイミング起動回
路９は、上記一連の動作が完了した時点でタイミング発
生回路７,７,…を起動する。
で動作するダイナミック型半導体記憶装置を提供する。 【構成】 アドレス遷移信号を受け時に書き込み、読み
出し、リフレッシュ動作またはビット線プリチャージ動
作を行っていない場合には、動作判定／タイミング起動
回路９は、アドレス遷移信号を受けたタイミングでタイ
ミング発生回路７,７,…を起動する。これにより、遷移
後のアドレスに対応したメモリセルへの書き込みまたは
読み出し、ビット線プリチャージ、リフレッシュ、ビッ
ト線プリチャージという一連の動作が行なわれる。一
方、上記アドレス遷移信号を受けた時に書き込み、読み
出し、リフレッシュ動作またはビット線プリチャージ動
作を行っている場合には、動作判定／タイミング起動回
路９は、上記一連の動作が完了した時点でタイミング発
生回路７,７,…を起動する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体外部からみれ
ば完全にスタティック型半導体記憶装置として働くダイ
ナミック型半導体記憶装置に関する。
ば完全にスタティック型半導体記憶装置として働くダイ
ナミック型半導体記憶装置に関する。
【従来の技術】ダイナミック型半導体記憶装置は、図８
に示すように、ビット線４とワード線５とが交差する箇
所にメモリセル３を複数配列してなるメモリセルアレイ
を有するともに、図１０に示すように、上記メモリセル
３への書き込み、読み出し、リフレッシュ動作およびこ
れらの動作に続いて行うべきプリチャージ動作を制御す
る複数(シリアルに接続されている)のタイミング発生回
路７を有している(Ｔ１,…,ＴＮは、書き込み、読み出
しおよびリフレッシュ動作を制御する一連のタイミング
信号を示し、ＴＰ１,ＴＰ２,…,ＴＰＭはプリチャージ
動作を制御する一連のタイミング信号を示してい
る。)。このダイナミック型半導体記憶装置は、メモリ
セル３をトランジスタ１とコンデンサ２との２素子で構
成できるので、集積度が高いという特長がある。しかし
ながら、上記従来のダイナミック型半導体記憶装置で
は、図１１に例示するように、上記タイミング発生回路
７を起動するためにタイミング信号、すなわち／ＲＡＳ
(行アドレスストローブ)信号および／ＣＡＳ(列アドレ
スストローブ)信号を、装置外部からわざわざ入力しな
ければならないという問題がある。また、端子数を減ら
すために、一般に同一のアドレス入力端子から時分割で
行アドレスおよび列アドレスを入力するため、図９に示
すように、装置を動作させるための入力波形が非常に複
雑になるという問題がある。なお、／ＲＡＳ信号の立ち
下がり時点でアドレス端子に入力されている信号が行ア
ドレス信号として取り込まれ、同様に、／ＣＡＳ信号の
立ち下がり時点でアドレス端子に入力されている信号が
列アドレス信号として取り込まれる。
に示すように、ビット線４とワード線５とが交差する箇
所にメモリセル３を複数配列してなるメモリセルアレイ
を有するともに、図１０に示すように、上記メモリセル
３への書き込み、読み出し、リフレッシュ動作およびこ
れらの動作に続いて行うべきプリチャージ動作を制御す
る複数(シリアルに接続されている)のタイミング発生回
路７を有している(Ｔ１,…,ＴＮは、書き込み、読み出
しおよびリフレッシュ動作を制御する一連のタイミング
信号を示し、ＴＰ１,ＴＰ２,…,ＴＰＭはプリチャージ
動作を制御する一連のタイミング信号を示してい
る。)。このダイナミック型半導体記憶装置は、メモリ
セル３をトランジスタ１とコンデンサ２との２素子で構
成できるので、集積度が高いという特長がある。しかし
ながら、上記従来のダイナミック型半導体記憶装置で
は、図１１に例示するように、上記タイミング発生回路
７を起動するためにタイミング信号、すなわち／ＲＡＳ
(行アドレスストローブ)信号および／ＣＡＳ(列アドレ
スストローブ)信号を、装置外部からわざわざ入力しな
ければならないという問題がある。また、端子数を減ら
すために、一般に同一のアドレス入力端子から時分割で
行アドレスおよび列アドレスを入力するため、図９に示
すように、装置を動作させるための入力波形が非常に複
雑になるという問題がある。なお、／ＲＡＳ信号の立ち
下がり時点でアドレス端子に入力されている信号が行ア
ドレス信号として取り込まれ、同様に、／ＣＡＳ信号の
立ち下がり時点でアドレス端子に入力されている信号が
列アドレス信号として取り込まれる。
【０００２】一方、スタティック型半導体記憶装置は、
図１２(a)に示すように、トランジスタＱ１,…,Ｑ６(ま
たは、同図(b)に示すように、トランジスタＱ１,…,Ｑ
４と抵抗ＲＬ１,ＲＬ２)で構成されるスタティック型メ
モリセルを複数配列してなるメモリセルアレイを有する
とともに、上記メモリセルへの書き込み、読み出し動作
を制御する制御回路(図示せず)を有している。このスタ
ティック型半導体記憶装置は、図１３に示すように、装
置外部からタイミング信号(／ＲＡＳ信号,／ＣＡＳ信
号)を入力する必要がなく、非常に簡単な入力波形で動
作するという特長がある。しかしながら、メモリセルが
トランジスタ６個(またはトランジスタ４個と抵抗２個)
で構成されるため、上記ダイナミック型半導体記憶装置
に比して集積度が低いという欠点がある。
図１２(a)に示すように、トランジスタＱ１,…,Ｑ６(ま
たは、同図(b)に示すように、トランジスタＱ１,…,Ｑ
４と抵抗ＲＬ１,ＲＬ２)で構成されるスタティック型メ
モリセルを複数配列してなるメモリセルアレイを有する
とともに、上記メモリセルへの書き込み、読み出し動作
を制御する制御回路(図示せず)を有している。このスタ
ティック型半導体記憶装置は、図１３に示すように、装
置外部からタイミング信号(／ＲＡＳ信号,／ＣＡＳ信
号)を入力する必要がなく、非常に簡単な入力波形で動
作するという特長がある。しかしながら、メモリセルが
トランジスタ６個(またはトランジスタ４個と抵抗２個)
で構成されるため、上記ダイナミック型半導体記憶装置
に比して集積度が低いという欠点がある。
【０００３】このように、従来のダイナミック型半導体
記憶装置とスタティック型半導体記憶装置には、それぞ
れ一長一短がある。
記憶装置とスタティック型半導体記憶装置には、それぞ
れ一長一短がある。
【０００４】そこで、この発明の目的は、集積度が高
く、しかも非常に簡単な入力波形で動作するダイナミッ
ク型半導体記憶装置を提供することにある。
く、しかも非常に簡単な入力波形で動作するダイナミッ
ク型半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明のダイナミック型半導体記憶装置は、メモ
リセルを行列状に配列してなるメモリセルアレイと、装
置外部から供給されるアドレスが変化したことを検出し
てアドレス遷移信号を出力するアドレス変化検出回路
と、メモリセルへの書き込み、読み出し、リフレッシュ
およびビット線のプリチャージ動作を制御する、シリア
ルに接続された複数のタイミング発生回路と、カウンタ
を有し、リフレッシュすべきメモリセルの行アドレスを
指定する行アドレス信号を発生するリフレッシュ用行ア
ドレスカウンタと、上記アドレス遷移信号を受けて、こ
のアドレス遷移信号を受けた時に書き込み、読み出し、
リフレッシュ動作またはビット線プリチャージ動作を行
っていない場合には、アドレス遷移信号を受けたタイミ
ングで上記タイミング発生回路を起動して、遷移後のア
ドレスに対応したメモリセルへの書き込みまたは読み出
しを行い、続いてビット線プリチャージを行い、さらに
上記リフレッシュ用行アドレスカウンタで指定される行
アドレスに対応したメモリセルをリフレッシュし、再び
ビット線をプリチャージするという一連の動作を行わせ
る一方、上記アドレス遷移信号を受けた時に書き込み、
読み出し、リフレッシュ動作またはビット線プリチャー
ジ動作を行っている場合には、上記一連の動作が完了し
た時点で上記タイミング発生回路を起動して、遷移後の
アドレスに対応したメモリセルへの新たな一連の動作を
行わせる起動信号を発生する動作判定タイミング起動回
路と、上記アドレス遷移信号を受けて、受けた後一定期
間、新たなアドレス遷移信号を受けなかった場合、上記
タイミング発生回路を起動して、上記リフレッシュ用行
アドレスカウンタで指定される行アドレスに対応するメ
モリセルをリフレッシュし、続いてビット線プリチャー
ジを行わせる起動信号を発生するタイマーを備えたこと
を特徴としている。
に、この発明のダイナミック型半導体記憶装置は、メモ
リセルを行列状に配列してなるメモリセルアレイと、装
置外部から供給されるアドレスが変化したことを検出し
てアドレス遷移信号を出力するアドレス変化検出回路
と、メモリセルへの書き込み、読み出し、リフレッシュ
およびビット線のプリチャージ動作を制御する、シリア
ルに接続された複数のタイミング発生回路と、カウンタ
を有し、リフレッシュすべきメモリセルの行アドレスを
指定する行アドレス信号を発生するリフレッシュ用行ア
ドレスカウンタと、上記アドレス遷移信号を受けて、こ
のアドレス遷移信号を受けた時に書き込み、読み出し、
リフレッシュ動作またはビット線プリチャージ動作を行
っていない場合には、アドレス遷移信号を受けたタイミ
ングで上記タイミング発生回路を起動して、遷移後のア
ドレスに対応したメモリセルへの書き込みまたは読み出
しを行い、続いてビット線プリチャージを行い、さらに
上記リフレッシュ用行アドレスカウンタで指定される行
アドレスに対応したメモリセルをリフレッシュし、再び
ビット線をプリチャージするという一連の動作を行わせ
る一方、上記アドレス遷移信号を受けた時に書き込み、
読み出し、リフレッシュ動作またはビット線プリチャー
ジ動作を行っている場合には、上記一連の動作が完了し
た時点で上記タイミング発生回路を起動して、遷移後の
アドレスに対応したメモリセルへの新たな一連の動作を
行わせる起動信号を発生する動作判定タイミング起動回
路と、上記アドレス遷移信号を受けて、受けた後一定期
間、新たなアドレス遷移信号を受けなかった場合、上記
タイミング発生回路を起動して、上記リフレッシュ用行
アドレスカウンタで指定される行アドレスに対応するメ
モリセルをリフレッシュし、続いてビット線プリチャー
ジを行わせる起動信号を発生するタイマーを備えたこと
を特徴としている。
【０００６】
【作用】このダイナミック型半導体記憶装置は次のよう
に動作する。
に動作する。
【０００７】まず、アドレス変化検出回路がアドレスの
変化を検出してアドレス遷移信号を出力する。
変化を検出してアドレス遷移信号を出力する。
【０００８】ここで、書き込み、読み出し、リフレッシ
ュ動作またはビット線プリチャージ動作を行っていない
場合には、動作判定／タイミング起動回路が起動信号を
発生して直ちにタイミング発生回路を起動する。これに
より、新しいアドレスに対応したメモリセルへの書き込
みまたは読み出しが行なわれ、続いて、ビット線をプリ
チャージし、さらにリフレッシュ用行アドレスカウンタ
で指定される行アドレスに対応したメモリセルをリフレ
ッシュし、再びビット線をプリチャージするという一連
の動作が行なわれる。
ュ動作またはビット線プリチャージ動作を行っていない
場合には、動作判定／タイミング起動回路が起動信号を
発生して直ちにタイミング発生回路を起動する。これに
より、新しいアドレスに対応したメモリセルへの書き込
みまたは読み出しが行なわれ、続いて、ビット線をプリ
チャージし、さらにリフレッシュ用行アドレスカウンタ
で指定される行アドレスに対応したメモリセルをリフレ
ッシュし、再びビット線をプリチャージするという一連
の動作が行なわれる。
【０００９】上記アドレス変化検出回路がアドレス遷移
信号を出力した時に、書き込み、読み出し、リフレッシ
ュ動作またはビット線プリチャージ動作を行っている場
合には、上記一連の動作が完了した時点で、動作判定／
タイミング起動回路が起動信号を発生して上記タイミン
グ発生回路を起動する。これにより、上記一連の動作に
続いて、遷移後のアドレスに対応したメモリセルへの書
き込みまたは読み出しが行なわれ、続いて、ビット線を
プリチャージし、さらにリフレッシュ用行アドレスカウ
ンタで指定される行アドレスに対応したメモリセルをリ
フレッシュし、再びビット線をプリチャージするという
新たな一連の動作が行なわれる。
信号を出力した時に、書き込み、読み出し、リフレッシ
ュ動作またはビット線プリチャージ動作を行っている場
合には、上記一連の動作が完了した時点で、動作判定／
タイミング起動回路が起動信号を発生して上記タイミン
グ発生回路を起動する。これにより、上記一連の動作に
続いて、遷移後のアドレスに対応したメモリセルへの書
き込みまたは読み出しが行なわれ、続いて、ビット線を
プリチャージし、さらにリフレッシュ用行アドレスカウ
ンタで指定される行アドレスに対応したメモリセルをリ
フレッシュし、再びビット線をプリチャージするという
新たな一連の動作が行なわれる。
【００１０】上記アドレス変化検出回路がアドレス遷移
信号を出力してから一定期間、新たなアドレス遷移信号
を出力しなかった場合、タイマーが起動信号を出力して
タイミング発生回路を起動する。これにより、リフレッ
シュ用行アドレスカウンタで指定される行アドレスに対
応したメモリセルをリフレッシュし、再びビット線をプ
リチャージするという一連の動作が行なわれる。
信号を出力してから一定期間、新たなアドレス遷移信号
を出力しなかった場合、タイマーが起動信号を出力して
タイミング発生回路を起動する。これにより、リフレッ
シュ用行アドレスカウンタで指定される行アドレスに対
応したメモリセルをリフレッシュし、再びビット線をプ
リチャージするという一連の動作が行なわれる。
【００１１】このように、このダイナミック型半導体記
憶装置では、わざわざ行アドレスストローブ信号／ＲＡ
Ｓや列アドレスストローブ信号／ＣＡＳを入力しなくて
も、１回のアドレス遷移によって、書き込みまたは読み
出し→プリチャージ→リフレッシュ→プリチャージとい
う一連の動作を行う。また、アドレスが遷移しない場合
には、一定期間毎に、リフレッシュ→プリチャージとい
う動作を行う。したがって、従来のスタティック型半導
体記憶装置と同様の入力波形でもって、簡単に動作させ
ることが可能となる。また、従来のダイナミック型半導
体記憶装置と同様に、メモリセルをトランジスタ１個と
キャパシタ１個とで構成できるので、集積度が高く維持
される。
憶装置では、わざわざ行アドレスストローブ信号／ＲＡ
Ｓや列アドレスストローブ信号／ＣＡＳを入力しなくて
も、１回のアドレス遷移によって、書き込みまたは読み
出し→プリチャージ→リフレッシュ→プリチャージとい
う一連の動作を行う。また、アドレスが遷移しない場合
には、一定期間毎に、リフレッシュ→プリチャージとい
う動作を行う。したがって、従来のスタティック型半導
体記憶装置と同様の入力波形でもって、簡単に動作させ
ることが可能となる。また、従来のダイナミック型半導
体記憶装置と同様に、メモリセルをトランジスタ１個と
キャパシタ１個とで構成できるので、集積度が高く維持
される。
【００１２】
【実施例】以下、この発明のダイナミック型半導体記憶
装置を実施例により詳細に説明する。
装置を実施例により詳細に説明する。
【００１３】図１は、この発明の一実施例のダイナミッ
ク型半導体記憶装置の概略ブロック構成を示している。
このダイナミック型半導体記憶装置は、アドレス変化検
出回路８と、動作判定／タイミング起動回路９と、シリ
アルに接続された(Ｎ＋Ｍ)段のタイミング発生回路７,
７,…と、タイマー１０と、リフレッシュ用行アドレス
カウンタ１１と、スイッチ１２を備えている。また、通
常の機能を有する行アドレスデコーダ１３および列アド
レスデコーダ１４と、図８に示したのと同一構成からな
るメモリセルアレイ６を備えている。
ク型半導体記憶装置の概略ブロック構成を示している。
このダイナミック型半導体記憶装置は、アドレス変化検
出回路８と、動作判定／タイミング起動回路９と、シリ
アルに接続された(Ｎ＋Ｍ)段のタイミング発生回路７,
７,…と、タイマー１０と、リフレッシュ用行アドレス
カウンタ１１と、スイッチ１２を備えている。また、通
常の機能を有する行アドレスデコーダ１３および列アド
レスデコーダ１４と、図８に示したのと同一構成からな
るメモリセルアレイ６を備えている。
【００１４】上記アドレス変化検出回路８は、外部から
供給されるアドレス信号が変化した時に、パルス信号
(アドレス遷移信号)ＡＴＤを出力する。
供給されるアドレス信号が変化した時に、パルス信号
(アドレス遷移信号)ＡＴＤを出力する。
【００１５】上記動作判定／タイミング起動回路９は、
図２に示すように、入力パルスの立ち下がりをカウント
するバイナリィカウンタ１５,１６と、遅延回路１７,
…,１９と、Ｒ／Ｓフリップフロップ２０,…,２２と、
ＡＮＤ(論理積)ゲート２３,…,２７と、ＯＲ(論理和)ゲ
ート２８と、インバータ２３,…,３３と、ＮＯＲゲート
３４からなっている。この動作判定／タイミング起動回
路９は、後述するように、上記タイミング発生回路７,
７…を起動する起動信号ＴＧを適宜出力して、この装置
全体の動作を制御する。
図２に示すように、入力パルスの立ち下がりをカウント
するバイナリィカウンタ１５,１６と、遅延回路１７,
…,１９と、Ｒ／Ｓフリップフロップ２０,…,２２と、
ＡＮＤ(論理積)ゲート２３,…,２７と、ＯＲ(論理和)ゲ
ート２８と、インバータ２３,…,３３と、ＮＯＲゲート
３４からなっている。この動作判定／タイミング起動回
路９は、後述するように、上記タイミング発生回路７,
７…を起動する起動信号ＴＧを適宜出力して、この装置
全体の動作を制御する。
【００１６】上記タイマー１０は、図５(a)に示すよう
に、複数のインバータからなるリングオシレータ３５
と、インバータ３５′と、(Ｌ−１)段のバイナリカウン
タ３６,３６,…と、インバータ３７,…,４０と、ＮＯＲ
(否定論理和)ゲート４１と、ＡＮＤゲート４２からなっ
ている。ＡＴＤ信号が入力されるとバイナリーカウンタ
３６,３６,…がリセットされる。バイナリィカウンタ３
６,３６,…は、リングオシレータ３５の出力を受けて、
クロックとしてカウントを始める(インバータ３５′と
各段のバイナリィカウンタ３６は、信号Ｒ１,…,Ｒlを
出力する。)。最終段のバイナリィカウンタ３６が出力
する信号Ｒｌが“Ｈ"になったとき、インバータ３７,
…,４０を介してこの信号を受けて、同図(b)に示すよう
に、ＮＯＲゲート４１はパルス信号(起動信号)ＴＧ'を
出力する。このＴＧ′信号は、リフレッシュ→プリチャ
ージという一連の動作を起こさせるタイミング信号とし
て働く(後述)。なお、このタイマー１０(バイナリィカ
ウンタ３６,３６,…)は、アドレス変化検出回路８が出
力するＡＴＤ信号によってリセットされる。
に、複数のインバータからなるリングオシレータ３５
と、インバータ３５′と、(Ｌ−１)段のバイナリカウン
タ３６,３６,…と、インバータ３７,…,４０と、ＮＯＲ
(否定論理和)ゲート４１と、ＡＮＤゲート４２からなっ
ている。ＡＴＤ信号が入力されるとバイナリーカウンタ
３６,３６,…がリセットされる。バイナリィカウンタ３
６,３６,…は、リングオシレータ３５の出力を受けて、
クロックとしてカウントを始める(インバータ３５′と
各段のバイナリィカウンタ３６は、信号Ｒ１,…,Ｒlを
出力する。)。最終段のバイナリィカウンタ３６が出力
する信号Ｒｌが“Ｈ"になったとき、インバータ３７,
…,４０を介してこの信号を受けて、同図(b)に示すよう
に、ＮＯＲゲート４１はパルス信号(起動信号)ＴＧ'を
出力する。このＴＧ′信号は、リフレッシュ→プリチャ
ージという一連の動作を起こさせるタイミング信号とし
て働く(後述)。なお、このタイマー１０(バイナリィカ
ウンタ３６,３６,…)は、アドレス変化検出回路８が出
力するＡＴＤ信号によってリセットされる。
【００１７】図１に示した個々のタイミング発生回路
７,７,…は、それぞれ入力を受けてから所定の遅延時間
の後に出力を発生する。これらは、シリアルに(Ｎ＋Ｍ)
段接続されており、初段が上記動作判定／タイミング起
動回路９からＴＧ信号を受けたとき、および、タイマー
１０からＴＧ′信号を受けたとき、書き込み、読み出し
およびリフレッシュ動作を制御するためのタイミング信
号Ｔ１,Ｔ２,…,ＴＮと、プリチャージ動作を制御する
ためのタイミング信号ＴＰ１,ＴＰ２,…,ＴＰＭを順次
発生する。
７,７,…は、それぞれ入力を受けてから所定の遅延時間
の後に出力を発生する。これらは、シリアルに(Ｎ＋Ｍ)
段接続されており、初段が上記動作判定／タイミング起
動回路９からＴＧ信号を受けたとき、および、タイマー
１０からＴＧ′信号を受けたとき、書き込み、読み出し
およびリフレッシュ動作を制御するためのタイミング信
号Ｔ１,Ｔ２,…,ＴＮと、プリチャージ動作を制御する
ためのタイミング信号ＴＰ１,ＴＰ２,…,ＴＰＭを順次
発生する。
【００１８】上記リフレッシュ用行アドレスカウンタ１
１は、図６(a)に示すように、ＯＲゲート４３と、バイ
ナリィカウンタ４４,４４,…からなっている。そして、
図２に示した動作判定／タイミング起動回路９内のＮＡ
ＮＤ(否定論理積)ゲート２５を通して得られる信号ＴＲ
ＥＦ１と、図５に示したタイマー１０内のＮＡＮＤゲー
ト４２を通して得られる信号ＴＲＥＦ２とをカウントア
ップする(実質的には、リフレッシュ動作後のプリチャ
ージタイミングＴＰ１をカウントする)。バイナリィカ
ウンタ４４,４４,…は、図６(b)に示すように、それぞ
れカウントアップした信号ＡＲφ,…,ＡＲiを出力す
る。この出力ＡＲφ,…,ＡＲiは、リフレッシュ動作時
に行アドレスを指定する信号である。
１は、図６(a)に示すように、ＯＲゲート４３と、バイ
ナリィカウンタ４４,４４,…からなっている。そして、
図２に示した動作判定／タイミング起動回路９内のＮＡ
ＮＤ(否定論理積)ゲート２５を通して得られる信号ＴＲ
ＥＦ１と、図５に示したタイマー１０内のＮＡＮＤゲー
ト４２を通して得られる信号ＴＲＥＦ２とをカウントア
ップする(実質的には、リフレッシュ動作後のプリチャ
ージタイミングＴＰ１をカウントする)。バイナリィカ
ウンタ４４,４４,…は、図６(b)に示すように、それぞ
れカウントアップした信号ＡＲφ,…,ＡＲiを出力す
る。この出力ＡＲφ,…,ＡＲiは、リフレッシュ動作時
に行アドレスを指定する信号である。
【００１９】スイッチ１２は、ＮＯＲゲート４５と、こ
のＮＯＲゲート４５に直列につながるインバータ４６
と、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタとの対４７,４８;４９,５０からなっ
ている。上記ＮＯＲゲート４５は、タイマー１０の出力
信号Ｒlと動作判定／タイミング起動回路９内の信号Ｔ
ＰＭ′とを入力として受ける。上記各トランジスタ対４
７,４８;４９,５０は、ＮＯＲゲート４５の出力とイン
バータ４６の出力によってオン,オフ制御される。この
結果、読み出しまたは書き込み動作時(Ｒｌ＝ＴＰＭ′
＝“Ｌ")は、装置外部から供給される行アドレスＡφ,
…,Ａiを選択して出力する。一方、リフレッシュ動作時
(ＲｌまたはＴＰＭ′＝“Ｈ")は、リフレッシュ用アド
レスカウンタ１１の出力ＡＲφ,…,ＡＲiを選択して、
行アドレスデコーダ１３に出力する。
のＮＯＲゲート４５に直列につながるインバータ４６
と、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型Ｍ
ＯＳトランジスタとの対４７,４８;４９,５０からなっ
ている。上記ＮＯＲゲート４５は、タイマー１０の出力
信号Ｒlと動作判定／タイミング起動回路９内の信号Ｔ
ＰＭ′とを入力として受ける。上記各トランジスタ対４
７,４８;４９,５０は、ＮＯＲゲート４５の出力とイン
バータ４６の出力によってオン,オフ制御される。この
結果、読み出しまたは書き込み動作時(Ｒｌ＝ＴＰＭ′
＝“Ｌ")は、装置外部から供給される行アドレスＡφ,
…,Ａiを選択して出力する。一方、リフレッシュ動作時
(ＲｌまたはＴＰＭ′＝“Ｈ")は、リフレッシュ用アド
レスカウンタ１１の出力ＡＲφ,…,ＡＲiを選択して、
行アドレスデコーダ１３に出力する。
【００２０】このダイナミック型半導体記憶装置は、全
体として、次のように動作する。
体として、次のように動作する。
【００２１】(１)最初に、書き込み、読み出し、リフレ
ッシュ動作またはビット線プリチャージ動作を行ってい
ない時、すなわち、待機状態でアドレスが遷移した場合
について説明する。
ッシュ動作またはビット線プリチャージ動作を行ってい
ない時、すなわち、待機状態でアドレスが遷移した場合
について説明する。
【００２２】まず、図３上段に示すように、アドレス
変化検出回路８がＡＴＤ信号を出力する。動作判定／タ
イミング起動回路９は、このＡＴＤ信号を受けて、タイ
ミング発生回路７を起動するためのパルス信号ＴＧを直
ちに出力する。すなわち、ＡＴＤ信号は、図２に示す遅
延回路１７を通してＲ／Ｓフリップフロップ２０に入力
される(パルス信号ＡＴＤ′)。ＡＮＤゲート２４は、Ａ
ＴＤ信号が入力されてからＲ／Ｓフリップフロップ２０
が上記ＡＴＤ′信号によってセット(ＩＮＨ＝“Ｈ",／
ＩＮＨ＝“Ｌ")されるまでの間、Ｈレベルのパルス(Ｉ
ＮＴＡＴＤ信号)を出力する。このＩＮＴＡＴＤ信号が
ＯＲゲート２８を通してＴＧ信号として出力される。こ
の結果、図１に示したタイミング発生回路７,７,…によ
って、図３に示すように、一連のタイミング信号Ｔ１,
…,ＴＮが発生して、新しいアドレスに対応したメモリ
セルへの書き込みまたは読み出し動作が行われる。続い
て、一連のタイミング信号ＴＰ１,…,ＴＰＭが発生し
て、プリチャージ動作が行われる。
変化検出回路８がＡＴＤ信号を出力する。動作判定／タ
イミング起動回路９は、このＡＴＤ信号を受けて、タイ
ミング発生回路７を起動するためのパルス信号ＴＧを直
ちに出力する。すなわち、ＡＴＤ信号は、図２に示す遅
延回路１７を通してＲ／Ｓフリップフロップ２０に入力
される(パルス信号ＡＴＤ′)。ＡＮＤゲート２４は、Ａ
ＴＤ信号が入力されてからＲ／Ｓフリップフロップ２０
が上記ＡＴＤ′信号によってセット(ＩＮＨ＝“Ｈ",／
ＩＮＨ＝“Ｌ")されるまでの間、Ｈレベルのパルス(Ｉ
ＮＴＡＴＤ信号)を出力する。このＩＮＴＡＴＤ信号が
ＯＲゲート２８を通してＴＧ信号として出力される。こ
の結果、図１に示したタイミング発生回路７,７,…によ
って、図３に示すように、一連のタイミング信号Ｔ１,
…,ＴＮが発生して、新しいアドレスに対応したメモリ
セルへの書き込みまたは読み出し動作が行われる。続い
て、一連のタイミング信号ＴＰ１,…,ＴＰＭが発生し
て、プリチャージ動作が行われる。
【００２３】次に、上記動作判定／タイミング起動回
路９は、図１に示した最終段のタイミング発生回路７の
出力信号ＴＰＭを受ける。そして、このＴＰＭ信号を受
けた時(プリチャージ動作が終了した時)、動作判定／タ
イミング起動回路９は、図３に示すように、２回目のパ
ルス信号ＴＧを出力する。すなわち、上記ＴＰＭ信号は
図２に示すバイナリィカウンタ１５に入力され、その出
力信号ＴＰＭ′がＨレベルになる。このＨレベルのＴＰ
Ｍ′信号は、インバータ２９、遅延回路(インバータ)３
０,…,３２およびＮＯＲゲート３４を通してＨレベルの
パルスとなる。そして、ＡＮＤゲート２５とＯＲゲート
２８を通してＴＧ信号として出力される(なお、この
時、Ｒ／Ｓフリップフロップ２２の出力信号ＴＧＩＮＴ
１はＨレベル、ＲｌはＬレベルにある。)。この結果、
図１に示したタイミング発生回路７,７,…によって、図
３に示すように、一連のタイミング信号Ｔ１,…,ＴＮが
発生する。この時、スイッチ１０は、ＴＰＭ′信号がＨ
レベルにあるので、既に述べたように、リフレッシュ用
行アドレスカウンタ１１が出力している行アドレスＡＲ
φ,…,ＡＲiを選択して出力する。したがって、この行
アドレス信号ＲＡφ,…,ＡＲiに対応したメモリセルに
対してリフレッシュ動作が行われる。続いて、一連のタ
イミング信号ＴＰ１,…,ＴＰＭが発生して、プリチャー
ジ動作が行われる。
路９は、図１に示した最終段のタイミング発生回路７の
出力信号ＴＰＭを受ける。そして、このＴＰＭ信号を受
けた時(プリチャージ動作が終了した時)、動作判定／タ
イミング起動回路９は、図３に示すように、２回目のパ
ルス信号ＴＧを出力する。すなわち、上記ＴＰＭ信号は
図２に示すバイナリィカウンタ１５に入力され、その出
力信号ＴＰＭ′がＨレベルになる。このＨレベルのＴＰ
Ｍ′信号は、インバータ２９、遅延回路(インバータ)３
０,…,３２およびＮＯＲゲート３４を通してＨレベルの
パルスとなる。そして、ＡＮＤゲート２５とＯＲゲート
２８を通してＴＧ信号として出力される(なお、この
時、Ｒ／Ｓフリップフロップ２２の出力信号ＴＧＩＮＴ
１はＨレベル、ＲｌはＬレベルにある。)。この結果、
図１に示したタイミング発生回路７,７,…によって、図
３に示すように、一連のタイミング信号Ｔ１,…,ＴＮが
発生する。この時、スイッチ１０は、ＴＰＭ′信号がＨ
レベルにあるので、既に述べたように、リフレッシュ用
行アドレスカウンタ１１が出力している行アドレスＡＲ
φ,…,ＡＲiを選択して出力する。したがって、この行
アドレス信号ＲＡφ,…,ＡＲiに対応したメモリセルに
対してリフレッシュ動作が行われる。続いて、一連のタ
イミング信号ＴＰ１,…,ＴＰＭが発生して、プリチャー
ジ動作が行われる。
【００２４】最後に、上記動作判定／タイミング起動
回路９は、図１に示した最終段のタイミング発生回路７
の出力信号ＴＰＭを受ける。このＴＰＭ信号は図２に示
したバイナリィカウンタ１５に入力される。これによ
り、バイナリィカウンタ１５の出力ＴＰＭ′がＬレベ
ル、バイナリィカウンタ１６の出力ＴＰＭ″がＨレベル
になる(バイナリィカウンタ１５,１６は遅延回路１８を
通してリセットされるので、ＴＰＭ″信号はＨレベルの
パルスになる。)。このＴＰＭ″信号によってＲ／Ｓフ
リップフロップ２０がリセット(ＩＮＨ＝“Ｌ",／ＩＮ
Ｈ＝“Ｈ")される。これにより、この半導体記憶装置は
元の待機状態に戻る。
回路９は、図１に示した最終段のタイミング発生回路７
の出力信号ＴＰＭを受ける。このＴＰＭ信号は図２に示
したバイナリィカウンタ１５に入力される。これによ
り、バイナリィカウンタ１５の出力ＴＰＭ′がＬレベ
ル、バイナリィカウンタ１６の出力ＴＰＭ″がＨレベル
になる(バイナリィカウンタ１５,１６は遅延回路１８を
通してリセットされるので、ＴＰＭ″信号はＨレベルの
パルスになる。)。このＴＰＭ″信号によってＲ／Ｓフ
リップフロップ２０がリセット(ＩＮＨ＝“Ｌ",／ＩＮ
Ｈ＝“Ｈ")される。これにより、この半導体記憶装置は
元の待機状態に戻る。
【００２５】(２)次に、書き込み、読み出し、リフレッ
シュ動作またはビット線プリチャージ動作を行っている
時(上記(１)の一連の動作中)に、さらにアドレスが遷移
した場合について説明する。
シュ動作またはビット線プリチャージ動作を行っている
時(上記(１)の一連の動作中)に、さらにアドレスが遷移
した場合について説明する。
【００２６】この場合、図１に示したアドレス変化検出
回路８は、図４上段に示すように、アドレス遷移に基づ
いて上記一連の動作中(この図ではプリチャージ動作中
となっている)にＡＴＤ信号を出力する。このＡＴＤ信
号は動作判定／タイミング起動回路９に入力されるが、
動作判定／タイミング起動回路９は直ちにはＴＧ信号を
出力せず、書き込みまたは読み出し→プリチャージ→リ
フレッシュ→プリチャージという一連の動作を行った後
に、上記ＡＴＤ信号に基づいてＴＧ信号を出力する。す
なわち、上記一連の動作中は図２に示したＲ／Ｓフリッ
プフロップ２０がセット(ＩＮＨ＝“Ｈ",／ＩＮＨ＝
“Ｌ")されているため、たとえＡＴＤ信号が入力された
としても、ＡＮＤゲート２４の出力信号ＩＮＴＡＴＤが
Ｌレベルのままである。したがって、ＩＮＴＡＴＤ信号
によっては、ＴＧ信号(ＮＯＲゲート２８の出力)は出力
されない。しかし、上記ＡＴＤ信号が入力されることに
よって、ＡＮＤゲート２３の出力信号ＩＮＨＡＴＤが一
時的にＨレベルになり、Ｒ／Ｓフリップフロップ２１が
セット(ＴＧＩＮＴ２＝“Ｈ")される。したがって、書
き込みまたは読み出し→プリチャージ→リフレッシュ→
プリチャージという一連の動作が完了して、バイナリィ
カウンタ１６の出力側にパルス信号ＴＰＭ″が発生した
ときに、ＡＮＤゲート２６の出力に基づいてＴＧ信号が
出力される。この結果、上記(１)で述べたのと全く同様
に、図１に示したタイミング発生回路７,７,…によって
一連のタイミング信号Ｔ１,…,ＴＮが発生して、新たな
アドレスに対応したメモリセルへの書き込みまたは読み
出し動作が行われる。続いて、プリチャージ→リフレッ
シュ→プリチャージという一連の動作が行われる。
回路８は、図４上段に示すように、アドレス遷移に基づ
いて上記一連の動作中(この図ではプリチャージ動作中
となっている)にＡＴＤ信号を出力する。このＡＴＤ信
号は動作判定／タイミング起動回路９に入力されるが、
動作判定／タイミング起動回路９は直ちにはＴＧ信号を
出力せず、書き込みまたは読み出し→プリチャージ→リ
フレッシュ→プリチャージという一連の動作を行った後
に、上記ＡＴＤ信号に基づいてＴＧ信号を出力する。す
なわち、上記一連の動作中は図２に示したＲ／Ｓフリッ
プフロップ２０がセット(ＩＮＨ＝“Ｈ",／ＩＮＨ＝
“Ｌ")されているため、たとえＡＴＤ信号が入力された
としても、ＡＮＤゲート２４の出力信号ＩＮＴＡＴＤが
Ｌレベルのままである。したがって、ＩＮＴＡＴＤ信号
によっては、ＴＧ信号(ＮＯＲゲート２８の出力)は出力
されない。しかし、上記ＡＴＤ信号が入力されることに
よって、ＡＮＤゲート２３の出力信号ＩＮＨＡＴＤが一
時的にＨレベルになり、Ｒ／Ｓフリップフロップ２１が
セット(ＴＧＩＮＴ２＝“Ｈ")される。したがって、書
き込みまたは読み出し→プリチャージ→リフレッシュ→
プリチャージという一連の動作が完了して、バイナリィ
カウンタ１６の出力側にパルス信号ＴＰＭ″が発生した
ときに、ＡＮＤゲート２６の出力に基づいてＴＧ信号が
出力される。この結果、上記(１)で述べたのと全く同様
に、図１に示したタイミング発生回路７,７,…によって
一連のタイミング信号Ｔ１,…,ＴＮが発生して、新たな
アドレスに対応したメモリセルへの書き込みまたは読み
出し動作が行われる。続いて、プリチャージ→リフレッ
シュ→プリチャージという一連の動作が行われる。
【００２７】(３)装置外部から供給されるアドレスが一
定期間変化しなかった場合、図１に示したタイマー１０
はカウントアップの結果、ＴＧ′信号を出力する。この
ＴＧ′信号がタイミング発生回路７,７,…を起動する。
ここで、ＴＲＥＦ２信号がＨレベルになることから、図
７に示したスイッチ１２はリフレッシュ用行アドレスカ
ウンタ１１からの信号ＡＲφ,…,ＡＲiを選択して出力
している。したがって、この行アドレスＡＲφ,…,ＡＲ
iに対応したメモリセルをリフレッシュし、再びビット
線をプリチャージするという一連の動作が行われる。
定期間変化しなかった場合、図１に示したタイマー１０
はカウントアップの結果、ＴＧ′信号を出力する。この
ＴＧ′信号がタイミング発生回路７,７,…を起動する。
ここで、ＴＲＥＦ２信号がＨレベルになることから、図
７に示したスイッチ１２はリフレッシュ用行アドレスカ
ウンタ１１からの信号ＡＲφ,…,ＡＲiを選択して出力
している。したがって、この行アドレスＡＲφ,…,ＡＲ
iに対応したメモリセルをリフレッシュし、再びビット
線をプリチャージするという一連の動作が行われる。
【００２８】このように、このダイナミック型半導体記
憶装置では、わざわざ行アドレスストローブ信号／ＲＡ
Ｓや列アドレスストローブ信号／ＣＡＳを入力しなくて
も、１回のアドレス遷移によって、書き込みまたは読み
出し→プリチャージ→リフレッシュ→プリチャージとい
う一連の動作を行う。また、アドレスが遷移しない場合
には、一定期間毎に、リフレッシュ→プリチャージとい
う動作を行う。したがって、従来のスタティック型半導
体記憶装置と同様の入力波形でもって、簡単に動作させ
ることができる。また、従来のダイナミック型半導体記
憶装置と同様に、メモリセルをトランジスタ１個とキャ
パシタ１個とで構成できるので、集積度を高く維持する
ことができる。
憶装置では、わざわざ行アドレスストローブ信号／ＲＡ
Ｓや列アドレスストローブ信号／ＣＡＳを入力しなくて
も、１回のアドレス遷移によって、書き込みまたは読み
出し→プリチャージ→リフレッシュ→プリチャージとい
う一連の動作を行う。また、アドレスが遷移しない場合
には、一定期間毎に、リフレッシュ→プリチャージとい
う動作を行う。したがって、従来のスタティック型半導
体記憶装置と同様の入力波形でもって、簡単に動作させ
ることができる。また、従来のダイナミック型半導体記
憶装置と同様に、メモリセルをトランジスタ１個とキャ
パシタ１個とで構成できるので、集積度を高く維持する
ことができる。
【００２９】
【発明の効果】以上より明らかな様に、この発明のダイ
ナミック型半導体記憶装置は、アドレスの変化を検知し
て動作に必要なタイミングを発生するとともに、リフレ
ッシュも内部で自動で行うので、従来のスタティック型
半導体記憶装置と同様の入力波形でもって簡単に動作さ
せることができる。また、従来のダイナミック型半導体
記憶装置と同様に集積度を高く維持することができる。
ナミック型半導体記憶装置は、アドレスの変化を検知し
て動作に必要なタイミングを発生するとともに、リフレ
ッシュも内部で自動で行うので、従来のスタティック型
半導体記憶装置と同様の入力波形でもって簡単に動作さ
せることができる。また、従来のダイナミック型半導体
記憶装置と同様に集積度を高く維持することができる。
【図１】 この発明の一実施例のダイナミック型半導体
記憶装置の概略ブロック構成を示す図である。
記憶装置の概略ブロック構成を示す図である。
【図２】 上記ダイナミック型半導体記憶装置の動作判
定／タイミング起動回路の構成を示す図である。
定／タイミング起動回路の構成を示す図である。
【図３】 上記ダイナミック型半導体記憶装置の動作波
形を示す図である。
形を示す図である。
【図４】 上記ダイナミック型半導体記憶装置の動作波
形を示す図である。
形を示す図である。
【図５】 上記ダイナミック型半導体記憶装置のタイマ
ーの構成および動作波形を示す図である。
ーの構成および動作波形を示す図である。
【図６】 上記ダイナミック型半導体記憶装置のリフレ
ッシュ用行アドレスカウンタの構成および動作波形を示
す図である。
ッシュ用行アドレスカウンタの構成および動作波形を示
す図である。
【図７】 上記ダイナミック型半導体記憶装置のスイッ
チの構成を示す図である。
チの構成を示す図である。
【図８】 従来のダイナミック型半導体記憶装置のメモ
リセルアレイの構成を示す図である。
リセルアレイの構成を示す図である。
【図９】 上記従来のダイナミック型半導体記憶装置の
入力波形を示す図である。
入力波形を示す図である。
【図１０】 上記従来のダイナミック型半導体記憶装置
のタイミング発生回路の構成を示す図である。
のタイミング発生回路の構成を示す図である。
【図１１】 上記従来のダイナミック型半導体記憶装置
のタイミング発生回路の動作波形を示す図である。
のタイミング発生回路の動作波形を示す図である。
【図１２】 従来のスタティック型半導体記憶装置のメ
モリセルの構成を示す図である。
モリセルの構成を示す図である。
【図１３】 従来のスタティック型半導体記憶装置の入
力波形を示す図である。
力波形を示す図である。
１,４８,５０ Ｎチャンネルトランジスタ ４９ Ｐチャンネルトランジスタ ２ コンデンサ ３ メモリセル ４ ビット線 ５ ワード線 ６ メモリセルアレイ ７ タイミング発生回路 ８ アドレス変化検出回路 ９ 動作判定／タイミング起動回路 １０ タイマー １１ リフレッシュ用行アドレスカウンタ １２ スイッチ １３ 行アドレスデコーダ １４ 列アドレスデコーダ １５,１６,３６,４４ バイナリィカウンタ １７,１８,１９ 遅延回路 ２０,２１,２２ Ｒ／Ｓフリップフロップ ２３,３４,２５,２６,２７,４２ ＡＮＤゲート ２８,４３ ＯＲゲート ２９,…,３３,３５′,３７,…,４０,４６ インバータ ３４,４１,４５ ＮＯＲゲート ３５ リングオシレータ
Claims (1)
- 【請求項１】 メモリセルを行列状に配列してなるメモ
リセルアレイと、 装置外部から供給されるアドレスが変化したことを検出
してアドレス遷移信号を出力するアドレス変化検出回路
と、 メモリセルへの書き込み、読み出し、リフレッシュおよ
びビット線のプリチャージ動作を制御する、シリアルに
接続された複数のタイミング発生回路と、 カウンタを有し、リフレッシュすべきメモリセルの行ア
ドレスを指定する行アドレス信号を発生するリフレッシ
ュ用行アドレスカウンタと、 上記アドレス遷移信号を受けて、このアドレス遷移信号
を受けた時に書き込み、読み出し、リフレッシュ動作ま
たはビット線プリチャージ動作を行っていない場合に
は、アドレス遷移信号を受けたタイミングで上記タイミ
ング発生回路を起動して、遷移後のアドレスに対応した
メモリセルへの書き込みまたは読み出しを行い、続いて
ビット線プリチャージを行い、さらに上記リフレッシュ
用行アドレスカウンタで指定される行アドレスに対応し
たメモリセルをリフレッシュし、再びビット線をプリチ
ャージするという一連の動作を行わせる一方、上記アド
レス遷移信号を受けた時に書き込み、読み出し、リフレ
ッシュ動作またはビット線プリチャージ動作を行ってい
る場合には、上記一連の動作が完了した時点で上記タイ
ミング発生回路を起動して、遷移後のアドレスに対応し
たメモリセルへの新たな一連の動作を行わせる起動信号
を発生する動作判定タイミング起動回路と、 上記アドレス遷移信号を受けて、受けた後一定期間、新
たなアドレス遷移信号を受けなかった場合、上記タイミ
ング発生回路を起動して、上記リフレッシュ用行アドレ
スカウンタで指定される行アドレスに対応するメモリセ
ルをリフレッシュし、続いてビット線プリチャージを行
わせる起動信号を発生するタイマーを備えたことを特徴
とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190529A JP2863042B2 (ja) | 1992-07-17 | 1992-07-17 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190529A JP2863042B2 (ja) | 1992-07-17 | 1992-07-17 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0636557A true JPH0636557A (ja) | 1994-02-10 |
| JP2863042B2 JP2863042B2 (ja) | 1999-03-03 |
Family
ID=16259609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190529A Expired - Fee Related JP2863042B2 (ja) | 1992-07-17 | 1992-07-17 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863042B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| KR100431303B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램 |
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| US6879537B2 (en) | 2001-10-16 | 2005-04-12 | Nec Electronics Corporation | Semiconductor storage device having a plurality of operation modes |
| US7006401B2 (en) | 2001-12-27 | 2006-02-28 | Nec Electronics Corp. | Semiconductor storage device and refresh control method thereof |
| CN100401424C (zh) * | 2001-06-04 | 2008-07-09 | 恩益禧电子股份有限公司 | 半导体存储器 |
-
1992
- 1992-07-17 JP JP4190529A patent/JP2863042B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| US6834020B2 (en) | 2000-04-11 | 2004-12-21 | Nec Electronics Corporation | Semiconductor storage device |
| CN100401424C (zh) * | 2001-06-04 | 2008-07-09 | 恩益禧电子股份有限公司 | 半导体存储器 |
| US6879537B2 (en) | 2001-10-16 | 2005-04-12 | Nec Electronics Corporation | Semiconductor storage device having a plurality of operation modes |
| US7006401B2 (en) | 2001-12-27 | 2006-02-28 | Nec Electronics Corp. | Semiconductor storage device and refresh control method thereof |
| KR100431303B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2863042B2 (ja) | 1999-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2843481B2 (ja) | リフレッシュアドレステスト回路を備えた半導体メモリ装置 | |
| KR100414413B1 (ko) | 반도체 기억장치 | |
| JPH05217368A (ja) | 半導体メモリ装置 | |
| JPH07176186A (ja) | ダイナミックランダムアクセスメモリおよびそのリフレッシュ方法 | |
| US4827453A (en) | Semiconductor memory control circuit | |
| JPS62188096A (ja) | 半導体記憶装置のリフレツシユ動作タイミング制御回路 | |
| US4638462A (en) | Self-timed precharge circuit | |
| JP2000322886A (ja) | 半導体記憶装置 | |
| EP0311047A2 (en) | Dynamic random access memory | |
| JP2863042B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP2762589B2 (ja) | 半導体メモリ回路 | |
| USRE36532E (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| KR20000008774A (ko) | 동기식 디램의 자동 프리차지 장치 | |
| US20050141310A1 (en) | Semiconductor memory device saving power during self refresh operation | |
| US5515331A (en) | DRAM refresh control circuit | |
| US20020027235A1 (en) | Semiconductor device, method for refreshing the same, system memory, and electronics apparatus | |
| JP3415248B2 (ja) | セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法 | |
| EP0541060A2 (en) | Dynamic random access memory having an improved operational stability | |
| JPH04265598A (ja) | 半導体メモリ装置 | |
| KR850008238A (ko) | 반도체 기억장치 | |
| JP3190119B2 (ja) | 半導体記憶装置 | |
| JP2563715B2 (ja) | ダイナミック型記憶装置 | |
| KR960009947B1 (ko) | 디램의 리프레쉬 회로 | |
| JP2732710B2 (ja) | 同期型半導体メモリ | |
| JPH0845271A (ja) | 記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071211 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |