CN100401424C - 半导体存储器 - Google Patents

Abstract

本发明公开了一种半导体存储器，其中，延迟写入不妨碍刷新动作，并且在延迟写入的写入周期功耗降低。当地址ADD切换时，地址转移检测电路(101)检测此地址变化。状态控制电路(102)接收地址转移检测电路(101)的检测结果，根据输出允许信号/OE及写入允许信号/WE对应该进行的动作作出判断，输出读出指令RS、写入指令WS以及刷新指令FS中的一种。接着，按照时钟信号ACLK拾取地址等输入信号，进行与指令对应的动作。

Description

半导体存储器

技术领域

本发明涉及一种半导体存储器，其存储单元在结构上与DRAM(动态随机存储器，Dynamic Random Access Memory)的存储单元相同，而其规范则与通用SRAM(静态随机存储器，Static Random AccessMemory)相同。

背景技术

在此之前，以DRAM为基础、能够以类似SRAM的方式进行操作的所谓准SRAM为大家所了解。虽然在工作方式上，该准SRAM和以往的SRAM具有相同的异步方式，但由于它以DRAM为基础而构成，因此，动态刷新等DRAM所特有的动作在内部自动进行。

下面，对以DRAM为基础而构成的异步型半导体存储器的现有例子进行说明。

图1中表示此例半导体存储器的结构。同一图中，地址信号ADD是来自外部的信号，其中包括后述的用来指定存储单元阵列的行的行地址、和指定列的列地址。

地址输入系统1将地址ADD锁存，并将其作为内部地址LADD输出。地址转移检测电路(ATD)2检测内部地址LADD的变化，输出单脉冲信号OSP。地址多路转换电路(MUX)3将内部地址LADD或后述的刷新地址RADD的其中之一作为地址MADD输出。

行解码器6将地址MADD解码并选定存储单元阵列7的行。存储单元阵列7将与普通的DRAM一样的存储单元设置成行列状。读出放大器71在读出动作时将位(BIT)线上的数据信号放大，列解码器72选定存储单元阵列7的列。另外，图中未表示，与读出放大器71一起还设有位线预充电电路。

刷新计时器电路8G对刷新的时间间隔进行计时。刷新控制电路8H对一系列的刷新动作进行控制，它产生：用于控制与来自外部的存取相伴随的刷新动作的时序的刷新控制信号REFA；和用于控制自刷新动作的时序的刷新控制信号REFB。

刷新地址发生电路8J产生刷新动作所使用的地址(下称“刷新地址”)RADD。内部脉冲发生电路9产生：行允许信号RE、读出放大器允许信号SE、预充电允许信号PE、以及列允许信号CE等。

另外，除上述电路之外，还设有：用于控制读出动作、写入动作的电路系统；用于产生存储单元阵列的衬底电位的电路系统；数据的输入输出电路系统等。

接下来，参照图2所示的时序图，对图1所示的现有技术的半导体存储器的读出·写入动作和刷新动作依次进行说明。

A.读出·写入动作

以根据地址存取进行的读出动作为例进行说明。对于这种情况，片选信号/CS以及输出允许信号/OE被设置为L电平，写入允许信号/WE被设定为H电平，在这种状态下，由外部施加地址ADD。

地址ADD通过地址输入系统1作为内部地址LADD被拾取。此内部地址LADD在刷新时间之外通过多路转换电路3作为地址MADD被提供给行解码器6。接着，按行允许信号RE所规定的时序，由行解码器6选定存储单元阵列7内的一条字线，从接到此字线的1行存储单元，将数据读出到各位线上。此数据按读出放大器允许信号SE所规定的时序由读出放大器71放大。

另一方面，根据包含在地址ADD中的列地址(图示省略)，按列允许信号CE所规定的时序由列解码器72选定存储单元阵列7内的位线，被读出到此位线上的数据通过图中未表示的数据输出系统的电路被送到外部。另外，在从存储单元读出数据之前，根据预充电允许信号PE进行位线等的预充电。

在上述一系列读出动作的过程中，一旦内部地址LADD发生变化，地址转移检测电路(ATD)2就会检测到此内部地址LADD的变化并输出单脉冲信号OSP。由此单脉冲信号OSP触发，内部脉冲发生电路10就会按适当的时序，将上述行允许信号RE、读出放大允器许信号SE、预充电允许信号PE、以及列允许信号CE输出。

以上，从由地址ADD指定的存储单元读出数据，并输出到外部。

B.刷新动作(读出模式时)

下面参照图2(a)所示的时序图对工作模式之一的读出模式下的刷新动作进行说明。

现有技术的半导体存储器在读出模式下，按其规范，在同一周期内依次进行刷新动作和读出动作。

即，地址输入系统1将来自外部作为地址ADD的地址A0锁存并输出内部地址LADD，地址转移检测电路2就检测到此内部地址LADD的变化并输出单脉冲信号OSP。

刷新控制电路8H接到单脉冲信号OSP后启动刷新动作。刷新动作启动后，刷新地址发生电路8J便产生作为刷新地址RADD的刷新行地址R0并将其输出。地址多路转换电路3在刷新控制电路8H的控制下，将刷新地址RADD(即刷新行地址R0)作为地址MADD向行解码器6输出。

另一方面，内部脉冲发生电路9从刷新控制电路8H输入刷新控制信号REFB，输出行允许信号RE、读出放大允器许信号SE。行解码器6输入地址MADD和行允许信号RE，在行允许信号RE规定的给定期间选定由刷新行地址R0指定的字线。接在被选定字线上的存储单元的数据信号被读出放大器放大之后被回写。这样，由刷新行地址R0指定的1行的存储单元的数据就被刷新。

接着，对于由刷新行地址R0指定的行的刷新动作结束后，在同一周期内进行读出动作。具体地讲，地址多路转换电路3将从地址输入系统1输出的内部地址LADD作为地址MADD输出到行解码器6。行解码器6选定作为地址MADD输入的行地址X0所指定的字线。此后，读出放大器71将存储单元阵列7内的位线上出现的数据信号放大。被放大的数据信号通过图中省略的数据输出电路被输出到外部。

C.刷新动作(待机模式时)

图2(b)表示待机模式下的刷新动作的时序图。在待机模式下，刷新控制电路8H对从来自外部的最后存取请求到达开始所经过的时间进行计时，此时间超过给定的刷新时间时，输出刷新控制信号REFB，启动自刷新动作。

即使在上述工作模式下，如果与读出·写入相伴的刷新动作结束，刷新控制电路8H就启动计时器，经过一定的时间后，计时器就作为触发器自动地启动刷新动作。因此，不管是在待机模式下还是在工作模式下，即使没有任何来自外部的刷新启动，与通用SRAM相同，数据的保持也能够得到保障。

此处，上述现有技术的准SRAM在对存储单元进行写入动作之后，为了后续的存取，从使写入允许信号被置为非激活开始到给定时间(以下称恢复时间TWR)之间，必须对位线施行预充电。因此，对于准SRAM来说，恢复时间TWR不能为0。另外，对于这种现有技术的准SRAM来说，在写入允许信号处于激活状态的期间持续对存储单元进行写入，因此不能在此期间进行刷新。因而，鉴于刷新动作的必要性，对准SRAM的写入周期时间TWP的上限值作了规定。

这样，对于准SRAM，与恢复时间以及写入周期时间相关的制约比较苛刻，有一部分规范与通用SRAM不同。

作为消除这种规范上的制约的技术，有一种被称为延迟写入(LateWrite)的数据写入方法。

以下，对该延迟写入进行简单说明。在由外部提供写入请求的存储周期中，仅限于将所提供的写入地址以及写入数据拾取到半导体存储器内部的动作，并将这些写入地址以及写入数据保持在内部直到下次写入请求出现。对存储单元真正的写入动作不在该存储周期内进行，而是设法使其在输入下一个写入请求的存储周期内进行。总之，将对存储单元的写入动作延迟到下一个写入请求的存储周期进行就是延迟写入。

根据延迟写入，在拾取写入数据的存储周期没有必要将数据写入存储单元，因此就没有必要在写入动作后对位线施行预充电，这样就与通用SRAM相同，恢复时间TWR可以为0。另外，在真正将数据写入存储单元后的存储周期，由于已经拾取了这些写入地址以及写入数据，如果写入允许信号有效，对存储单元的写入动作就立即开始。将数据写入存储单元后，在写入周期的时间内不必维持字线的选择状态，可以把此后的时间分配给刷新，因此，就没有必要为了保证刷新动作而对写入周期的时间加以限制。

因此，如果采用延迟写入，就能够使准SRAM采用与通用SRAM相同的规范进行动作。

但是，采用上述延迟写入的时候，在真正的写入进行后的存储周期中，刷新动作、读出动作、写入动作连续进行，有时会影响下一存储周期的动作。

对于这一问题，参照图3进行具体说明。图3表示的是写入对应于地址A1～A3的数据(图中省略)时的时序图。

现在，在初始状态下，写入允许信号/WE处于H电平，动作模式为读出模式。由此状态开始，在时刻t110地址ADD变为地址A1，在时刻t112写入允许信号/WE变为L电平，于是，受此影响，在现在的周期拾取由外部指定的数据，同时，进行由延迟写入将在前一周期拾取的数据写入存储单元的动作。

另一方面，如果在时刻t110地址ADD发生变化，受此地址变化的影响而进行刷新，如果在时刻t111刷新动作结束，受此影响读出动作开始。此处，从保护数据的观点来看，读出动作一旦开始就不能中断。因此，根据上述的延迟写进行的数据写入一直要等到读出动作结束后才进行。结果，本应该在对应地址A1的写入周期内执行的延迟写入动作，转移到了对应下一个地址A2的写入周期内，出现了妨碍此写入周期内的刷新这样的问题。

并且，在此例中，在对地址A1的写入周期内，刷新动作、读出动作、写入动作连续进行，因而与这些动作相伴的功耗增加这种问题也会出现。

发明内容

本发明就是鉴于上述情况而做出的，其目的是提供一种采用延迟写入而不妨碍刷新、并且在进行延迟写入的写入周期内功耗能够降低的半导体存储器。

以解决上述问题为目的，本发明的半导体存储器具有由需要刷新的存储单元构成的存储单元阵列，是一种被异步地提供与存取地址一起的写入请求及写入数据的半导体存储器。它具有：随着所述存取地址的写入周期而对所述存储单元阵列进行刷新的存取装置；在提供所述写入请求的存储周期之后的时刻，对利用在该存储周期提供的所述存取地址及所述写入数据的写入，以延迟写入方式，在所述存取装置中进行的写入控制装置；以及，在进行所述延迟写入的写入周期，根据输出允许信号禁止读出动作的禁止读出控制装置。

还有，例如，本发明以如下方式构成：在进行所述延迟写入的写入周期，所述存取地址不变化而将输出允许信号激活时，输出所保持的数据作为以所述延迟写入方式应写入的数据。

还有，例如，本发明以如下方式构成：在写入周期，以输出允许信号作为触发，按页面模式，从作为存取对象的存储单元读出数据并使其保持。

还有，例如，本发明以如下方式构成：在不进行读出动作的周期进行刷新时，在该刷新之前，从该周期的存取地址所指定的存储单元读出数据。

附图说明

图1是表示一例现有技术半导体存储器(准SRAM)的构成框图。

图2是用于说明现有技术半导体存储器(准SRAM)的刷新动作时序图。

图3是用于说明现有技术半导体存储器(准SRAM)在动作上存在问题的时序图。

图4是用于说明本发明实施例的半导体存储器特征1的时序图。

图5是用于说明本发明实施例的半导体存储器不具备特征2时的动作时序图。

图6是用于说明本发明实施例的半导体存储器特征2的时序图。

图7是用于说明本发明实施例的半导体存储器不具备特征3时的动作时序图。

图8是用于说明本发明实施例的半导体存储器特征3的时序图。

图9是用于说明本发明实施例的半导体存储器不具备特征4时的动作的时序图。

图10是用于说明本发明实施例的半导体存储器特征4的时序图。

图11是用于说明本发明实施例的半导体存储器将特征4扩充时的动作时序图。

图12是表示本发明实施例的半导体存储器的特征部分的构成框图。

图13是用于说明本发明实施例的半导体存储器基本动作(基于时钟信号ACLK的动作)概念的图。

图14是用于说明本发明实施例的半导体存储器读出动作的时序图。

图15是用于说明本发明实施例的半导体存储器写入动作的时序图。

实施本发明的最佳实施例

参照附图，对本发明的实施例进行说明。

本实施例1的半导体存储器是一种使其构成为，在同一周期内进行刷新动作和读出动作或者写入动作的准SRAM，并使其构成为，能够采用延迟写入进行写入，仅从这些特点来看，它与图1所示现有技术的半导体存储器具有相同的结构。

首先，在说明本发明实施例的半导体存储器的结构和动作之前，先对它的主要特征加以说明。

A.特征1

作为特征1，它具有在延迟写入周期内禁止读出动作的功能。此特征1是为解决上述现有技术所存在的问题，在写入周期将输出允许信号/OE控制在H电平，从而禁止继刷新之后的读出动作。

参照图4进行具体说明。在时刻t20以前的初始状态，假定写入允许信号/WE以及输出允许信号/OE分别处于H电平以及L电平，并处于读出模式。由这种状态开始，在时刻t20地址ADD切换，写入周期开始，接到此地址变化，字线WL被选定，就进行与写入动作相伴的刷新。

接着，从时刻t20开始，在经过时间to后的时刻，将输出允许信号/OE控制在H电平。此处，将时间to设定得比从时刻t20到刷新结束的时刻t21的时间tR还要小，在刷新期间内将输出允许信号/OE置于非激活状态。即，要这样设定，从写入周期开始的时刻t20到输出允许信号/OE变为H电平为止的时间to，使其满足条件to＜tR。将此条件作为规范加以规定。由于对输出允许信号/OE作了这样的规定，即使写入允许信号/WE处于H电平，刷新后读出动作也不会开始，这样就禁止了此读出动作。

接着，如果在时刻t22写入允许信号/WE变为L电平，接到此电平，就进行延迟写入，将前面在写入周期拾取的数据写入存储单元。此后，如果在时刻t23写入允许信号/WE变为H电平，就拾取在此周期由外部指定的数据，为此后的延迟写入周期做准备。此例中，在时刻t23，与写入允许信号/WE一起，地址ADD也切换，将恢复时间tRW设定为0。

接着，在时刻t23将地址ADD切换，读出周期开始。此处，如果采用普通的SRAM，即使输出允许信号/OE为H电平，从存储单元读出数据的动作也要进行，此数据被保留在最后级的缓冲器中。对此，由于后述的结构上的原因，本实施例的半导体存储器即使在读出周期、输出允许信号/OE为H电平，读出动作也不会开始。

接着，此后在输出允许信号/OE变为L电平的时刻t24读出动作开始，字线WL被激活，在从该时刻t24起经过时间tOE的时刻t25作为数据DATA的输出数据DOUT被输出到外部。在此例中，用与地址存取时间tAA接近的时间将输出数据DOUT输出。

由于具有上述的特征1，在写入周期读出动作被禁止。因此在写入周期可以只进行2次字线的选定动作，用于刷新和延迟写入，这样，延迟写入就不会影响到下一周期的动作。

B.特征2

特征2指的是，在延迟写入之后地址没有变化的情况下，也具有正确读出数据的功能。

在说明此特征2之前，参照图5，先说明在延迟写入之后在地址没有变化的情况下现有技术的读出动作。

在图5中，在时刻t30地址ADD切换，写入周期开始，接到地址而进行。接着，在时刻t31写入允许信号/WE变为L电平，在时刻t32刷新结束，根据上述的特征1读出动作被禁止。接着，将前面写入周期拾取的数据Q0通过延迟写入而写入存储单元。

接着，在时刻t33写入允许信号/WE变为H电平，此时来自外部作为数据DATA的被指定数据Q1被拾取，为下一个写入周期的延迟写入做准备。此后，地址ADD没有变化，在时刻t34输出允许信号/OE变为L电平，在此写入周期被延迟写入作为写入对象的数据Q0被原样读出到外部。

此处，从外部看来，因为在此写入周期指定的是数据Q0，如果地址不变进行读出动作，就应该输出数据Q0。但是，如上所述，根据延迟写入，实际上是将前一写入周期的拾取数据写入存储单元，因此，就会将与刚才指定的数据Q1不同的数据Q0输出，没有正确读出数据。因此，导入延迟写入方式后，其规范也与通常的SRAM不同。

参照图6，基于上述现有技术的读出动作，对该实施例的特征2进行说明。

特征2的目的是消除上述数据的不一致性，在写入周期，地址不变，输出允许信号/OE请求读出时，被寄存器保持着的数据，作为应以由延迟写入方式写入的数据，旁通存储单元以及读出放大器等普通电路系统，被输出到外部。

即，图6中，在时刻t40地址ADD切换，与上述图5相同，写入周期开始，接到地址变化，进行刷新及延迟写入，将前一写入周期的拾取数据Q0写入存储单元。接着，在时刻t41写入允许信号/WE变为H电平，在此时拾取来自外部的指定数据Q1，为下一个写入周期的延迟写入做准备。

此后，地址不变，如果输出允许信号/OE变为L电平，在时刻t41被拾取的数据Q1就从保持此数据的寄存器通过输出缓冲器输出到外部。此时，为了避免使作为延迟写入的写入对象的数据Q0干扰数据Q1，应将通常的数据通路切断。

如后所述，为实现这样的功能，设具备用于检测地址无变化的判断电路、旁通普通电路系统而输出数据的旁通电路、用于保持外部指定数据的输入寄存器等等。

由于具有上述特征2，即使在写入后地址无变化的状态进行读出动作，也能将稍前由外部指定的数据输出，可以采用与通常的SRAM相同的规范进行读出动作。

C.特征3

特征3指的是，在延迟写入之后地址没有变化的情况下，也具有按照页面模式读出(Page Read)正确数据的功能。

参照图7，在说明此特征3之前，先说明在不具有特征3的情况下的页面读出动作。

在时刻t50地址ADD切换，与上述图6相同，接到地址变化后进行刷新及延迟写入，将前面写入周期拾取的数据Q0写入存储单元。接着，在时刻t51写入允许信号/WE变为H电平，在此时拾取来自外部的指定数据Q1，并将数据Q1置于数据输入寄存器DR中，为下一写入周期的延迟写入做准备。此后，地址不变，如果在时刻t52输出允许信号/OE变为L电平，在时刻t51拾取的数据Q1就从数据输入寄存器DR通过输出缓冲器输出到外部。到此为止，都是基于特征2。

接着，在时刻t53列地址切换，地址ADD按地址A2～A4依次变化。此时，根据列地址依次从选定的列将数据读出，但是，此数据并不是从存储单元读出的数据，只不过是数据总线上的残留数据(NG)，不是本来的数据。即，就是读出了错误的数据。虽然从页面模式开始时的地址变化起就可进行对存储单元的存取，但必须同先刷新的正常读出区别对待，因此作为页面模式特征的高速存取不能实现。

参照图8，基于页面读出动作，对该实施例的特征3进行说明。

特征3的目的是消除上述页面读出的不合适，在写入周期，地址未变，由输出允许信号/OE请求读出时，作为页面读出对象的数据被并行读出并保持，再被依次输出。

即，如图8，在时刻t60地址ADD切换到A1，与上述图7的情况相同，接到地址变化后进行刷新及延迟写入，将前一周期拾取的数据Q0写入存储单元。接着，在时刻t61写入允许信号/WE变为H电平，此时拾取由外部指定的数据Q1(图中省略)，为下一个写入周期的延迟写入做准备。

此后，地址未变，如果在时刻t62输出允许信号/OE变为L电平，在时刻t61被拾取的数据Q1从数据输入寄存器通过输出缓冲器作为地址A1对应的数据被输出到外部。另外，接到输出允许信号/OE变化后，从继地址A1之后的地址A2-A4所对应的列将数据并行读出并保持在数据寄存器中。接着，在时刻t63地址ADD依次切换到地址A2～A4，将与此对应的数据依次从上述数据寄存器输出到外部。

由于具有上述特征3，即使在写入后地址无变化的状态进行页面读出，也能将包含稍前外部指定数据的一系列数据正确地读出。

D.特征4

特征4指的是，即使在刷新期间，也具有按输出允许信号/OE高速进行读出的功能。

参照图9，在说明此特征4之前，先说明在不具有特征4的情况下的读出动作。

如果在时刻t70地址ADD切换，与上述特征1至特征3相同，接收此输出允许信号/OE后就进行读出动作。此处，如果在时刻t70进行以内部计时器作为触发的刷新，读出动作就要等到刷新结束。接着，在时刻t71作为数据DATA的数据DOUT被输出。在这种情况下，根据输出允许信号/OE的读出时间tOE延迟到与地址存取时间tAA相同的程度。

参照图10，基于上述依据输出允许信号/OE的读出动作，对该实施例的特征4进行说明。

特征4是消除由上述依据输出允许信号/OE引起的读出动作的不合适，在不从存储单元读出数据的周期，以内部计时器作为触发器进行刷新时，从存储单元读出数据之后进行刷新。

即，如图10，在时刻t80地址ADD切换到A1，如果在时刻t82输出允许信号/OE变为L电平，就读出数据DATA。此处，在输出允许信号/OE变为L电平稍前的时刻t81，由内部计时器作为触发进行刷新，但是，在此刷新之前进行对地址A1的读出。即，由内部计时器作为触发器，先进行读出，而后进行刷新。

因而，在输出允许信号/OE变为L电平稍前的时刻t81，即使产生由内部计时器作为触发的刷新请求，由于在输出允许信号/OE变为L电平的时刻读出已经开始，因此该读出数据DATA就被立即输出。因而不会出现原来在输出允许信号/OE下高速性受损的情况，而能够进行读出。

在时刻t83，即使在刷新动作中输出允许信号/OE变为L电平，由于读出已经在进行，本该读出的数据得以确保，因而能够实现高速读出。

其次，对由内部计时器作为触发进行读出后，地址ADD马上切换的情况进行说明。如图11所示，在这种情况下，时刻t81开始稍后，在时刻t84地址ADD由地址A1切换到地址A2，则优先于刷新，进行对地址A2的读出。即，在时刻t81由内部计时器作为触发进行对地址A1的读出并输出数据Q1，此后进行对地址A2的读出并输出数据Q2。因此，对地址A2的存取时间tAA不会发生延迟。

以上对该实施例的半导体存储器的特征1至特征4进行了说明。

构成及动作

以下对该实施例的半导体存储器的构成及动作依次进行说明。

图12简略表示该实施例的半导体存储器的特征性构成。在此图中，地址ADDH以及地址ADDL分别是高位地址以及低位地址。高位地址ADDH是在页面模式下进行读出时被固定的地址成分，由行地址和部分列地址构成。低位地址ADDL是在页面模式时被切换的剩余列地址。

片选信号/CS是该半导体存储器的最高位的控制信号，是用于在待机模式和工作模式之间进行切换的信号。输出允许信号/OE是允许对外部输出数据的控制信号，是用于控制最后级的数据输出缓冲器的激活状态的信号。写入允许信号/WE是用于在写入模式与读出模式之间进行切换的控制信号。对于该实施例的半导体存储器，输出允许信号/OE和写入允许信号/WE是作为规定电路的动作模式的指令来操作的。

地址转移检测电路101检测地址ADDH的变化，输出单脉冲信号OSP。状态控制电路102从外部拾取片选信号/CS等控制信号，产生并输出读出指令RS、写入指令WS、刷新指令FS、以及时钟允许信号CE。该状态控制电路102为本实施例的特征部分，构成在进行延迟写入的写入周期，根据输出允许信号/OE，禁止读出动作的禁止读出控制装置。

时钟发生电路103接受时钟允许信号CE，输出时钟信号ACLK，ACLK用于规定在存储周期内的刷新和读出写入的时序。关于时钟信号ACLK，以后再讲。寄存器104将时钟信号ACLK作为触发，保持写入指令WS。与门105将时钟信号ACLK和保持在寄存器104中的写入指令WS的逻辑值进行与运算，输出时钟信号WCLK。

寄存器106以写入允许信号/WE作为触发，拾取并保持高位地址ADDH的行地址成分(X)。位判断电路(HIT)108将保持在寄存器106中的地址与从外部输入的高位地址ADDH的行地址成分(X)进行比较，当它们一致时，输出位信号HX。

n型MOS晶体管109依照写入指令WS的信号控制导通状态，转移寄存器106的输出。n型MOS晶体管110依照读出指令RS的信号控制导通状态，转移高位地址ADDH的行地址成分(X)。n型MOS晶体管111依照刷新指令FS的信号控制导通状态，转移刷新地址RADD。寄存器112拾取并保持由上述n型MOS晶体管109-111转移的信号并将其作为行地址AX输出。

由寄存器113、位判断电路114、n型MOS晶体管115、116、以及寄存器118构成的电路，与由上述寄存器106、位判断电路108、n型MOS晶体管109、110、以及寄存器112构成的电路是对应的，输入高位地址ADDH的列地址(Y)并输出列地址AY。位判断电路114将保持在寄存器113中的地址与含在高位地址ADDH中的列地址(Y)进行比较，当它们一致时，输出位信号HY。n型MOS晶体管117与n型MOS晶体管111是对应的，当刷新指令FS输出时，将L电平提供给寄存器118。

刷新地址发生部分119输入计时器时钟信号TM并输出刷新地址RADD，相当于上述图1中所示的刷新地址发生电路8J。计时器电路120以给定的时间间隔输出计时器时钟信号TM，相当于上述图1中所示的刷新计时器电路8G。

与门130将读出指令RS与刷新指令FS进行或运算。寄存器113以时钟信号ACLK作为触发，拾取并保持与门130的输出，并将其作为读出放大器允许信号/SE输出。缓冲器132输入时钟信号ACLK、输出预充电允许信号PE。寄存器133以时钟信号ACLK作为触发，拾取并保持读出指令RS。

存储单元阵列140与上述图1中的存储单元阵列7相当，将与DRAM相同的存储单元设置成行列状。数据寄存器141可以在页面模式下灵活使用，由与页面深度对应的多个锁存器(Latch)构成。在图12中被省略的数据寄存器141只按I/O端子的个数而设置，此例中，由4个锁存器组成1个寄存器。

多路转换电路142对保持在数据寄存器141的4个锁存器中的数据进行选择。n型MOS晶体管143将多路转换电路142选定的数据DQ转移。n型MOS晶体管144构成用于旁通后述数据的通路。反相器145使送给n型MOS晶体管144栅极的信号反相，再送给n型MOS晶体管143栅极。因此，n型MOS晶体管143、144互补导通。

数据输出缓冲器146用于将读出的数据通过I/O端子送出到外部，并根据输出允许信号/OE将输出状态控制在低阻抗状态或者高阻抗状态。数据输入缓冲器147通过I/O端子从外部拾取写入的数据。寄存器148根据写入允许信号/WE在存储周期对从外部拾取的数据进行保持。寄存器149在延迟写入时以时钟信号CLK作为触发从寄存器148拾取并保持实际应该写入存储单元的数据。转换开关150将保持在寄存器149中的数据与页面对应送给存储单元阵列140。

由寄存器134、位判断电路135、n型MOS晶体管136-138、以及寄存器139构成的电路系统，与由上述寄存器113、位判断电路114、n型MOS晶体管115-117、以及寄存器118构成的电路系统是对应的，输入低位地址ADDL并输出列地址AY2。位判断电路135将保持在寄存器134中的地址与低位地址ADDL进行比较，当它们一致时，输出位信号HP。与门160对位信号HX、HY、HP进行与运算，并将此输出信号传给上述反相器145。

除上述的重要组成部分之外，还具备：随着对存取地址对应的写入周期伴随的而对存储单元阵列进行刷新的存取装置以及在存取装置中进行延迟写入的写入控制装置。

其次，参照图13，对上述时钟发生电路103产生的时钟信号ACLK进行说明。对于此时钟信号ACLK，地址ADD(ADDH+ADDL)、片选信号/CS、输出允许信号/OE、写入允许信号/WE、以及计时器时钟信号/TM之中任何一个都可将其触发并使其异步启动(ClockStart)。开始后的时钟信号ACLK规定以下2种时序：将片选信号/CS、输出允许信号/OE、写入允许信号/WE等的输入信号拾取并固定的时序，和执行读出指令/写入指令/刷新指令中任何一个指令的时序。

接着，在指令结束的时序，由状态控制电路102给定在下一个时钟信号ACLK的脉冲应该执行的指令的状态。如果没有应该执行的指令，时钟信号ACLK就停止(Clock Stop)。这样，时钟信号ACLK规定了为执行状态控制电路102给定的状态指令所必需的时序，它包括：规定固定输入信号的时序的脉冲，和规定执行指令的时序的脉冲。

其次，参照图14，对一例读出动作进行说明。

如果在时刻t0地址ADD切换，地址转移检测电路101就会检测到这种地址变化。状态控制电路102接收此检测结果后，输出时钟允许信号CE。时钟发生电路103输入时钟允许信号CE后，输出时钟信号ACLK。这样，时钟信号ACLK就开始了。

接着，状态控制电路102输出刷新指令FS。与此并行，根据时钟信号ACLK由各寄存器将各输入信号锁存。具体地讲，将刷新地址RADD通过n型MOS晶体管111拾取到寄存器112，将L电平通过n型MOS晶体管117拾取到寄存器118，将与刷新指令FS的逻辑值对应的信号(L电平)拾取到寄存器131，将低位地址ADDL通过n型MOS晶体管137拾取到寄存器139。另外，在这种情况下，由于刷新指令FS被输出，L电平就被拾取到输入了读出指令RS的寄存器133中，构成数据寄存器141的锁存器被固定在非激活状态。

接着，将时钟信号ACLK的脉宽作为触发，从各寄存器输出行地址AX、预充电信号PE、读出放大器信号SE，进行自刷新。另外，在图4中，虽然计时器时钟信号TM被省略，但是认为由此计时器时钟信号TM请求刷新。

接着，在刷新结束的时刻t1，状态控制电路102根据写入允许信号/WE及输出允许信号/OE的信号状态判断下一个状态，输出读出指令RS。接着，在下一个时钟信号ACLK上升沿拾取行地址AX、列地址AY并进行读出。此时，响应行地址AX以及列地址AY，相关的电路系统进行动作，数据被从存储单元读出到通路上，通过I/O端子被输出到外部。在此读出动作结束的时刻t2，由于没有提供下一个动作状态的触发(地址的变化等)，状态控制电路102就将时钟允许信号CE设为L电平。如果时钟信号ACLK变为L电平，时钟发生电路103就将时钟信号ACLK停止。

此后，在时刻t3计时器时钟信号TM作为触发提供刷新请求，状态控制电路102接收此请求之后，产生时钟允许信号CE及刷新指令FS，时钟发生电路103输出时钟信号ACLK。根据此时钟信号ACLK将行地址AX固定，并进行刷新。在此刷新结束的时刻t4，由于没有提供下一个动作状态的触发，时钟信号ACLK停止，动作结束。

以上对读出动作进行了说明。

接下来，参照图15，对一例写入动作进行说明。

如果在时刻t10地址ADD切换到地址An，地址转移检测电路101就会检测到这种地址变化，与上述情况相同，时钟允许信号CE被输出，时钟信号ACLK开始。接着，状态控制电路102输出刷新指令FS，进行刷新。

接着，在刷新结束的时刻t11，写入允许信号/WE为H电平，写入允许信号/WE为在L电平，状态控制电路102输出写入指令WS。而且，接到地址变化，用开始后的时钟信号ACLK的第2个脉冲执行延迟写入。此时，按延迟写入方式进行数据的写入，因此不依赖于写入允许信号/WE的脉冲幅度，用时钟信号ACLK的一个脉冲完成写入。

接着，在延迟写入结束的时刻t12，输出允许信号/OE继续处于H电平，写入允许信号/WE继续处于L电平，但是由于状态控制电路102没有指令输出，时钟信号ACLK停止。

接着，如果在时刻t13写入允许信号/WE变为H电平，下一个写入周期中使用的地址ADD(ADDH、ADDL)及数据DATA(DIN)就被拾取到对应的寄存器112、118、139、148。

接着，如果在时刻t14以计时器时钟信号作为触发产生刷新请求，时钟信号ACLK就上升。但是，因为在地址An对应的周期不从存储单元读出数据，状态控制电路102接收计时器时钟信号TM，输出读出指令，拾取行地址AX等，并进行读出，将作为数据DATA的数据Qn输出。此时，保持在寄存器148中的数据DIL通过n型MOS晶体管144直接送给数据输出缓冲器146，并旁通转换开关150、数据寄存器141、多路转换电路142等通常的通路系统，被输出到外部(ByPass Read)。

即，将在时刻t13拾取到寄存器106、113、134的地址ADD(ADDH、ADDL)与外部提供的地址ADD由判断电路进行比较，判断它们是否一致。在这种情况下，因为地址ADD没有变化，所以输出位信号HX、HY、HP。接到这些信号，“与”门160将H电平输出到n型MOS晶体管144的栅极及反相器145。因此，n型MOS晶体管144变为导通状态，同时n型MOS晶体管143变为截止状态，通常的数据通路被阻断，旁通通路形成。而且，被保持在寄存器148中的数据DIL通过旁通通路的n型MOS晶体管144被传给数据输出缓冲器146，再被送到外部。

接着，在读出结束的时刻t15状态控制电路102对下一个状态进行判断，输出刷新指令FS。接着，在时钟信号ACLK的第2个脉冲的上升沿将刷新地址RADD作为行地址AX进行拾取，并进行刷新。

在刷新结束的时刻t16，因为不存在下一个动作的触发，状态控制电路102将时钟允许信号CE置于非激活状态，时钟信号ACLK停止。

以上对写入动作进行了说明。

根据上述的实施例，由状态控制电路102对状态进行判断，设法使其输出所需指令，因此可以在写入周期，禁止因输出允许信号/OE而读出，于是能够继刷新之后进行延迟写入。

还有，延迟写入后的地址不发生变化时，要将在上一个写入周期保持在寄存器中的数据旁通输出，因此能够防止与延迟写入相伴的误读出。

还有，以输出允许信号/OE作为触发，将作为页面读出的对象的存储单元的数据并行读出并保持，因此能够防止在延迟写入后的页面读出中的误读出。

还有，设法在以内部计时器作为触发器的刷新之前，使之先进行读出，因此即使在输出允许信号/OE被激活之时进行以内部计时器作为触发器的刷新，也能够高速读出数据。

另外，本发明并不限于上述的实施例，它可以在不变其宗旨的范围内实施种种变形。

例如，在上述的实施例中，以地址存取作为触发启动刷新动作，但是并不局限于此，以计时器作为触发器启动刷新也可以。即，在图1中，刷新控制电路8H产生刷新控制信号REFB，根据刷新控制信号REFB，以内部刷新计时器作为触发启动刷新，这种情况也适用本发明。

另外，在上述的实施例中，刷新动作与读出·写入动作最接近的临界状态是，在根据刷新控制信号REFB刷新动作开始稍后地址发生变化的情况，在这种情况下，继刷新动作之后进行读出·写入动作。因此，依据刷新控制信号REFB的刷新动作与上述实施例的以地址存取作为触发的刷新动作实质上是一样的，所以本发明对于任何刷新控制方法都适用。

工业实用性

如上所述，按照本发明，因为设法使其在进行延迟写入的写入周期内，根据输出允许信号禁止读出动作，所以，不会因延迟写入而妨碍刷新动作，而且能够降低在进行延迟写入的写入周期内的功耗。

Claims (4)

1.一种制造半导体存储器的方法，所述半导体存储器具有由需要刷新的存储单元构成的存储单元阵列，并且异步地接收与存取地址一起的写入请求和写入数据，所述方法的特征在于包括以下步骤：

在所述存取地址的写入周期之后执行所述存储单元阵列的刷新；

在提供了所述写入请求的存储周期之后，利用在所述存储周期提供的所述存取地址和所述写入数据，进行延迟写入；以及，

在执行所述延迟写入的写入周期内，根据输出允许信号而禁止读出动作。

2.根据权利要求1所述的方法，其特征在于还包括以下步骤：

在执行所述延迟写入的写入周期，输出允许信号被激活而所述存取地址没有任何转变时，就读出被保持的数据，该数据是通过所述延迟写入动作来写入的。

3.根据权利要求1所述的方法，其特征在于还包括以下步骤：

在写入周期，通过触发输出允许信号，按页面模式，从作为存取对象的存储单元读出数据。

4.根据权利要求1所述的方法，其特征在于还包括以下步骤：

在不进行任何读出动作的周期，在刷新之前，从当前周期的存取地址所指定的存储单元读出数据。

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