JP2514695B2 - ダイナミックｒａｍのリフレッシュ制御装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、通常時および停電時にダイナミックRAMを
リフレッシュ制御するダイナミックRAMのリフレッシュ
制御装置に関する。

（従来の技術） 一般に、ダイナミックRAMでも、停電時にはバッテリ
などでバックアップしなければならないときがある。そ
して、停電時にバックアップする場合には通常のRASオ
ンリ、アドレスリフレッシュなどの方式では制御が煩雑
になるので、CAS・ビフォー・RASにてリフレッシュを行
なう必要がある。

また、ダイナミックRAMを停電時にバックアップする
場合には、消費電力を抑制するために通常時に比べてRA
Sパルスの周波数を遅くしなければならず、しかもダイ
ナミックRAM内のメモリが破壊されるのを防ぐため、RAS
パルス切換時にRASパルスが乱れたり、パルス幅やパル
ス間隔に異常が発生することを防止しなければならな
い。

このように、消費電力を抑制してRASパルスの異常を
防止するダイナミックRAMのリフレッシュ制御装置とし
て、たとえば第３図および第４図に示す特開昭63−1439
8号公報記載の構成が知られている。

これは、第３図に示すように、水晶発振子１を有する
水晶発振回路２により、停電などによるバックアップ時
および通常動作時とバックアップ時との切換タイミング
の基本となる基本クロックを発生させ、この基本クロッ
クを分周器３で分周して端子ＱAで２分周信号を出力
し、第１のフリップフロップ４の端子CKに入力するとと
もに、端子ＱBで４分周信号を出力してワンショット・
マルチバイブレータ５の端子に入力する。

そして、システムの電源が停電などにより電圧値が所
定値以下になってシステムリセット信号がハイレベルか
らローレベルになると、各回路にバックアップ用の電圧
ＶBBが印加され通常動作からバックアップ動作になる。
そして、通常周期の通常RASパルスが第２のフリップフ
ロップ６の端子CKに入力されると、この第２のフリップ
フロップ６の端子Ｑの出力がハイレベルからローレベル
となり、第３のフリップフロップ７の端子７に入力され
てリセットされ、この第３のフリップフロップ７の端子
の出力がローレベルからハイレベルとなる。

さらに、第３のフリップフロップ７の端子の出力が
ハイレベルとなることにより通常動作の通常CASパルス
および通常RASパルスのバッファ8,9がディセーブルさ
れ、また、ダイナミックRAM10のCAS入力端およびRAS入
力端がそれぞれ抵抗11または抵抗12でプルアップまたは
プルダウンされているので、ダイナミックRAM10に入力
されるRASパルスはローレベルからハイレベルになると
ともに、CASパルスはハイレベルからローレベルにな
る。

その後、分周器３の端子ＱAの出力の立上りによって
第１のフリップフロップ４の端子Ｑの出力がハイレベル
からローレベルとなり、バックアップ動作時のバッファ
13がイネーブルとなり、分周器３の端子ＱBの出力がロ
ーレベルに立下ることによりワンショト・マルチバイブ
レータ５の端子がローレベルになり、ワンショット・
マルチバイブレータ５の端子の出力によって、第６図
の区間（ａ）に示すように、CAS.ビフォー・RASによる
リフレッシュが行なわれ、バックアップ動作となり、通
常のRASパルスが阻止される。

次に、バックアップ動作から通常動作への移行する場
合には、分周器３の端子ＱAの出力がハイレベルに立上
りが第１のフリップフロップ４の端子CKに入力されると
端子Ｑの出力がローレベルからハイレベルとなり、バッ
ファ13がディセーブルされる。そして、通常RASパルス
がハイレベルに立上り第２のフリップフロップ６の端子
CKに入力される。この第２のフリップフロップ６の端子
CKがハイレベルとなることにより、端子Ｑの出力がロー
レベルからハイレベルとなり、第３のフリップフロップ
７の端子に入力され、リセットが解除される。また、
第３のフリップフロップ７のリセットが解除された後、
次の通常RASパルスの立上りを負論理ANDゲート14で出力
し、第３のフリップフロップ７の端子CKに入力する。そ
して、この第３のフリップフロップ７の端子の出力が
ハイレベルからローレベルとなり、第６図（ｂ）に示す
ように、バッファ8,9がイネーブルとなって通常動作と
なり、通常のRASパルスが入力される。

ここで、通常のRASパルス、分周器３の端子ＱAの出力
または端子ＱBの出力によって、各フリップフロップ4,
6,7およびワンショット・マルチバイブレータ５に同期
をかけているのは、バッファ8,9,13が非同期にディセー
ブル／イネーブルされることで、ダイナミックRAM10へ
のRASパルス、CASパルスにハザートが発生し、ダイナミ
ックRAM10の内容が破壊されないようにするためであ
る。

（発明が解決しようとする課題） しかしながら、上記第３図に示すダイナミックRAMの
リフレッシュ制御装置では、CASパルスおよびRASパルス
の両方が存在しているダイナミックRAMのアクセス中に
バックアップモードに入ろうとすると、第６図に示すよ
うに、CAS・ビフォー・RASリフレッシュが成立しないた
め、通常アクセスの継続になり消費電力が多くなる。な
ぜなら消費電力は通常動作時の消費電力〉〉CAS・ビフ
ォー・RAS時のリフレッシュの消費電力と設定している
ためである。

また、システムリセット信号がハイレベルからローレ
ベルとなる前に、たとえば停電検出信号などによってダ
イナミックRAMへのアクセスを禁止し、ダイナミックRAM
にはRASオンリーリフレッシュなどのリフレッシュしか
行なわないようにソフトウェアに制約を設けなければな
らない。

さらに、ダイナミックRAMをバックアップするのに必
要な最小クロックの４倍の速さの基本クロックを必要と
するため消費電力も４倍程度大きくなるとともに、部品
点数も多くなる問題を有している。

本発明は、上記問題点に鑑みなされたもので、部品点
数が少なくかつ停電時の消費電力は少なく、そして、ソ
フトウェアに制約を受けないダイナミックRAMのリフレ
ッシュ制御装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明のダイナミックRAMのリフレッシュ制御装置
は、信号を発生する発振器と、この発振器の出力により
ダイナミックRAMをリフレッシュするRASパルスを発生す
るRASパルス発生回路と、前記ダイナミックRAMに出力す
るCASパルスを発生するCASパルス発生回路と、これらRA
Sパルス発生回路により出力されるRASパルスおよび通常
時のRASパルスを切換え出力するとともにCAパルス発生
回路により出力されるCASパルスおよび通常時のCASパル
スを切換え出力する切換回路と、通常時には通常のRAS
パルスおよび通常のCASパルスを出力するように前記切
換回路を切り換え、停電が検出されて入力されるシステ
ムリセット信号および前記切換回路を介して入力される
通常サイクルの通常RASパルスの双方が入力されると、
前記CASパルス発生回路からのCASパルスを前記ダイナミ
ックRAMに出力させるとともに、前記発振器を発振させ
て前記CASパルス発生回路のCASパルスより遅れて前記RA
Sパルス発生回路からRASパルスを前記ダイナミックRAM
に出力させるように前記切換回路の出力を切り換え制御
する制御回路とを具備するものである。

（作用） 本発明は、制御回路で切換回路の出力切換を行ない、
通常時には通常のRAMパルスおよび通常のCASパルスをダ
イナミックRAMに出力し、停電時にはCASパルス発生回路
からCASパルスをダイナミックRAMに出力するとともにこ
のCASパルスを回路からのCASパルス発生後に発振器を発
振させ、RASパルス発生回路からRASパルスを出力してダ
イナミックRAMに出力し、ダイナミックRAMをリフレッシ
ュする。

（実施例） 以下、本発明のダイナミックRAMのリフレッシュ制御
装置を図面を参照して説明する。

第１図において、21は信号を発生する発振器で、この
発振器21はたとえばCR発振器により構成されている。ま
た、電源ＶBBは抵抗22、抵抗23およびコンデンサ24の直
列回路を介して接地され、抵抗22および抵抗23の接続点
は発振器21の端子Ｄに接続され、抵抗23およびコンデン
サ24の接続点は端子Ｄと端子TRとの接続点に接続されて
いる。また、この発振器21の端子Vccは電源ＶBBに接続
され、端子Ｃは雑音防止用のコンデンサ25を介して接地
され、端子GNDは接地され、端子はRASパルス発生回路
としての第１のワンショット・マルチバイブレータ26の
端子に接続されている。

さらに、この第１のワンショット・マルチバイブレー
タ26では、端子Ｂおよび端子▲▼がそれぞれ電源Ｖ
BBに接続され、端子Ｒが抵抗27を介して電源ＶBBに接続
され、端子Ｒと端子Ｃとの間にコンデンサ28が接続され
るとともに端子Ｃは接地されている。

また、発振器21の端子はCASパルス発生回路として
の第２のワンショット・マルチバイブレータ31の端子Ｂ
に接続されている。この第２のワンショット・マルチバ
イブレータ31の端子Ｒは抵抗33を介して電源ＶBBに接続
され、端子Ｒと端子Ｃとの間にはコンデンサ32が接続さ
れ、端子および端子Ｃは接地されている。そして、端
子▲▼は電源ＶBBに接続されている。

さらに、34は制御回路で、この制御回路34は第１のフ
リップフロップ35と第２のフリップフロップ36とにて構
成され、この第１のフリップフロップ35の端子Ｑは第２
のフリップフロップ36の端子Ｄに接続されている。ま
た、この第２のフリップフロップ36の端子は発振器21
の端子および第２のワンショット・マルチバイブレー
タ31の端子Ｂに接続され、端子および端子は電源Ｖ
BBに接続されている。そして、第１のフリップフロップ
35の端子Ｄには図示しない停電検知手段などから停電を
検知することにより出力されるシステムリセット信号が
入力され、第２のフリップフロップ36の端子CKには通常
のRASパルスが入力される。

また、37は切換回路で、この切換回路37はセレクタに
より構成されている。そして、この切換回路37の端子1A
は通常のRASパルスが入力されるように接続され、端子2
Aは通常のCASパルスが入力される接続されている。ま
た、端子1Bには第１のワンショット・マルチバイブレー
タ26の端子が、端子2Bには第２のワンショット・マル
チバイブレータ31の端子Ｑが、端子Ｓには第２のフリッ
プフロップ36の端子、発振器21の端子および第２の
ワンショット・マルチバイブレータ31の端子Ｂがそれぞ
れ接続され、端子Ｇは接地されている。さらに、端子1Y
はダイナミックRAM38のRAS端子および第１のフリップフ
ロップ35の端子CKに、端子2YはダイナミックRAM38のCAS
端子に接続されている。

次に、上記実施例の動作について第２図に示すタイム
チャートを参照して説明する。

まず、通常動作からバックアップ動作に移行する場
合、停電などが検知されてシステムをリセットさせるシ
ステムリセット信号がハイレベルからローレベルになる
と、第１のフリップフロップ35の端子Ｄがローレベルの
状態になる。また、この第１のフリップフロップ35の端
子Ｄがローレベルの状態で、切換回路37の端子1Yから出
力されるRASパルスが第１のフリップフロップ35の端子C
Kに入力されると、このRASパルスの立上りによってこの
第１のフリップフロップ35の端子Ｑの出力がハイレベル
からローレベルとなり、第２のフリップフロップ36の端
子Ｄはローレベルとなる。そして、次の通常サイクルの
通常RASパルスが第２のフリップフロップ36の端子CKに
入力されると、この通常RASパルスの立上りで第２のフ
リップフロップ36の端子の出力がローレベルからハイ
レベルとなる。これにより、第２のフリップフロップ36
の端子の出力は第２のワンショット・マルチバイブレ
ータ31の端子Ｂに入力されるので、第２のフリップフロ
ップ36の端子がハイレベルとなると抵抗33とコンデン
サ32との時定数によって設定される期間、第２のワンシ
ョット・マルチバイブレータ31の端子Ｑの出力がハイレ
ベルに維持される。

また、第２のフリップフロップ36の端子の出力がハ
イレベルとなることにより、発振器21の端子へのリセ
ット入力がローレベルからハイレベルとなるため、発振
器21が動作し始め、発振器21の端子のクロック出力は
ハイレベルとローレベルとを繰り返して出力する。そし
て、この発振器21の端子からのクロック出力は第１の
ワンショット・マルチバイブレータ26の端子に入力さ
れるので、クロック出力がローレベルに立下って抵抗27
とコンデンサ28との時定数によって設定される期間、第
２のワンショット・マルチバイブレータ31の端子Ｑの出
力がローレベルに維持される。

また、第２のフリップフロップ36の端子の出力によ
って切換回路37は切換るので、第２のフリップフロップ
36の端子の出力がローレベルからハイレベルになる
と、切換回路37の端子1Y、端子2Yからの出力は、端子1B
に入力される第１のワンショット・マルチバイブレータ
26の出力および端子2Bに入力され第２のワンショット・
マルチバイブレータ31の出力となり、第２図（ａ）に示
すように、CAS・ビフォー・RASでバックアップ動作とな
り、周波数が遅くなる。したがって、バックアップ動作
時は、通常CASパルスおよび通常RASパルスの入力は停止
される。

一方、バックアップ動作から通常動作に移行する場合
には、停電状態が解除されてシステムリセット信号がロ
ーレベルからハイレベルになり、第１のフリップフロッ
プ35の端子Ｄがハイレベル状態になり、RASパルスがハ
イレベルに立上りで切換回路37を介して第１のフリップ
フロップ35の端子Ｄがハイレベルの状態になり、端子Ｑ
の出力がローレベルからハイレベルとなり、次の通常RA
Sパルスが第２のフリップフロップ36の端子CKに入力さ
れると、通常のRASパルスの立上りで第２のフリップフ
ロップ36の端子の出力がハイレベルからローレベルと
なる。このように、第２のフリップフロップ36の端子Ｑ
の出力がハイレベルからローレベルとなって発振器21の
端子がハイレベルになると、発振器21にリセットがか
かり、発振器21および１のワンショット・マルチバイブ
レータ26が動作を停止するとともに、切換回路37の端子
1Y、端子2Yからの出力は端子1Aに入力される通常のRAS
パルスおよび端子2Aに入力される通常のCASパルスとな
り、第２図（ｂ）に示す通常アクセスとなる。

上述のように、ダイナミックRAM38をバックアップす
るのに必要な最小クロックが基本クロックとなっている
ため、消費電力を小さく押さえることができる。

〔発明の効果〕

本発明によれば、制御回路で切換回路の出力を行な
い、停電時にRASパルス発生回路およびCASパルス発生回
路により出力されるRASパルスおよびCASパルスをダイナ
ミックRAMに出力され、かつ、RASパルスはCASパルス発
生後に出力するので、部品点数が少なくかつ停電時の消
費電力も少なく、したがって、ソフトウェアに制約を受
けることをなくすことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のダイナミックRAMのリフレ
ッシュ制御装置の回路図、第２図は同上タイムチャー
ト、第３図は従来例の回路図、第４図ないし第６図は同
上タイムチャートである。 21……発振器、26……RASパルス発生回路としての第１
のワンショット・マルチバイブレータ、31……CASパル
ス発生回路としての第２のワンショット・マルチバイブ
レータ、34……制御回路、37……切換回路、38……ダイ
ナミックRAM。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】信号を発生する発振器と、 この発振器の出力によりダイナミックRAMをリフレッシ
   ュするRASパルスを発生するRASパルス発生回路と、 前記ダイナミックRAMに出力するCASパルスを発生するCA
   Sパルス発生回路と、 これらRASパルス発生回路により出力されるRASパルスお
   よび通常時のRASパルスを切換え出力するとともにCASパ
   ルス発生回路により出力されるCASパルスおよび通常時
   のCASパルスを切換え出力する切換回路と、 通常時には通常のRASパルスおよび通常のCASパルスを出
   力するように前記切換回路を切り換え、停電が検出され
   て入力されるシステムリセット信号および前記切換回路
   を介して入力される通常サイクルの通常RASパルスの双
   方が入力されると、前記CASパルス発生回路からのCASパ
   ルスを前記ダイナミックRAMに出力させるとともに、前
   記発振器を発振させて前記CASパルス発生回路のCASパル
   スより遅れて前記RASパルス発生回路からRASパルスを前
   記ダイナミックRAMに出力させるように前記切換回路の
   出力を切り換え制御する制御回路と を具備することを特徴としたダイナミックRAMのリフレ
   ッシュ制御装置。