JPH05108211A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JPH05108211A JPH05108211A JP3269821A JP26982191A JPH05108211A JP H05108211 A JPH05108211 A JP H05108211A JP 3269821 A JP3269821 A JP 3269821A JP 26982191 A JP26982191 A JP 26982191A JP H05108211 A JPH05108211 A JP H05108211A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- reset signal
- circuit
- reset
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】電源電圧降下時の発振を停止した省電力リセッ
ト状態と発振可能なリセット状態の使い分け可能なマイ
クロコンピィータを得る。 【構成】電源立ち上がり時に発生する第一のリセット信
号ＲＳＴ１と立ち下がり時に発生する第二のリセット信
号ＲＳＴ２を内部リセット信号発生部５と発振停止信号
発生部６へ供給する。第一のリセット信号ＲＳＴ１ある
いは第二のリセット信号ＲＳＴ２を発生している間、内
部リセット信号発生部５は内部リセット信号ＩＲを発生
し、接続された内部回路をリセット状態にする。また、
発振停止信号発生部６は発振停止信号ＯＳＳにより発振
回路２を制御し、第一のリセット信号ＲＳＴ１の発生に
より発振可能とする一方、第二のリセット信号ＲＳＴ２
の発生により発振を停止させる。
ト状態と発振可能なリセット状態の使い分け可能なマイ
クロコンピィータを得る。 【構成】電源立ち上がり時に発生する第一のリセット信
号ＲＳＴ１と立ち下がり時に発生する第二のリセット信
号ＲＳＴ２を内部リセット信号発生部５と発振停止信号
発生部６へ供給する。第一のリセット信号ＲＳＴ１ある
いは第二のリセット信号ＲＳＴ２を発生している間、内
部リセット信号発生部５は内部リセット信号ＩＲを発生
し、接続された内部回路をリセット状態にする。また、
発振停止信号発生部６は発振停止信号ＯＳＳにより発振
回路２を制御し、第一のリセット信号ＲＳＴ１の発生に
より発振可能とする一方、第二のリセット信号ＲＳＴ２
の発生により発振を停止させる。
Description
【０００１】
【産業上の利用分野】本発明なマイクロコンピュータに
関し、特に電源の立ち上がり及び立ち下がり時のリセッ
トにより発振回路を動作させるマイクロコンピュータに
関する。
関し、特に電源の立ち上がり及び立ち下がり時のリセッ
トにより発振回路を動作させるマイクロコンピュータに
関する。
【０００２】
【従来の技術】従来、マイクロコンピュータはすべての
リセット時において一般回路のリセットを実施すると共
に、発振安定時間を短縮するため発振開始動作を行う回
路構成にするか、あるいは省電力化のために発振停止動
作を行う回路構成にするか、何れかの回路が用いられて
いる。
リセット時において一般回路のリセットを実施すると共
に、発振安定時間を短縮するため発振開始動作を行う回
路構成にするか、あるいは省電力化のために発振停止動
作を行う回路構成にするか、何れかの回路が用いられて
いる。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、すべてのリセット期間中における発
振回路が発振動作を行うか、もしくは発振を停止するか
何れが一方に固定されている。しかしながら、マイクロ
コンピュータのリセット動作においては、これら二種類
の動作を状況に応じて使い分ける事が望まれており、特
に電源立ち上がり時は早期機能動作開始のためにリセッ
ト期間中からの発振が望まれ、また電源立ち下がり時は
低消費電力達成のためにリセット期間中の発振停止が望
まれるにもかかわらず、これらの要求に対応する事は不
可能であるという欠点がある。 本発明の目的は、かか
るリセット状態により発振回路の発振あるいは停止を使
い分けることのできるマイクロコンピュータを提供する
ことにある。
ロコンピュータは、すべてのリセット期間中における発
振回路が発振動作を行うか、もしくは発振を停止するか
何れが一方に固定されている。しかしながら、マイクロ
コンピュータのリセット動作においては、これら二種類
の動作を状況に応じて使い分ける事が望まれており、特
に電源立ち上がり時は早期機能動作開始のためにリセッ
ト期間中からの発振が望まれ、また電源立ち下がり時は
低消費電力達成のためにリセット期間中の発振停止が望
まれるにもかかわらず、これらの要求に対応する事は不
可能であるという欠点がある。 本発明の目的は、かか
るリセット状態により発振回路の発振あるいは停止を使
い分けることのできるマイクロコンピュータを提供する
ことにある。
【０００４】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、発振クロックを出力するとともに発振停止信
号により発振停止可能な発振回路と、電源立ち上がりを
検出し第一のリセット信号を発生するパワーオン検出部
と、電源立ち下がりを検出し第二のリセット信号を発生
するパワーフェイル検出部と、前記第一のリセット信号
が発生したときに前記発振停止信号を解除して前記発振
回路における発振を開始させ且つ前記第二のリセット信
号が発生したときに前記発振停止信号を発生して前記発
振回路の発振を停止させる発振停止信号発生部と、前記
第一のリセット信号および前記第二のリセット信号の少
なくとも一方により内部リセット信号を発生して内部回
路をリセットする内部リセット信号発生部とを有して構
成される。
ュータは、発振クロックを出力するとともに発振停止信
号により発振停止可能な発振回路と、電源立ち上がりを
検出し第一のリセット信号を発生するパワーオン検出部
と、電源立ち下がりを検出し第二のリセット信号を発生
するパワーフェイル検出部と、前記第一のリセット信号
が発生したときに前記発振停止信号を解除して前記発振
回路における発振を開始させ且つ前記第二のリセット信
号が発生したときに前記発振停止信号を発生して前記発
振回路の発振を停止させる発振停止信号発生部と、前記
第一のリセット信号および前記第二のリセット信号の少
なくとも一方により内部リセット信号を発生して内部回
路をリセットする内部リセット信号発生部とを有して構
成される。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すマイクロコ
ンピュータの回路図である。図１に示すように、本実施
例のマイクロコンピュータ１は、発振クロックＣＬＫを
出力する発振回路２と、第一のリセット信号ＲＳＴ１を
出力するパワーオン検出部３および第二のリセット信号
ＲＳＴ２を出力するパワーフェイル検出部４と、内部回
路に対する内部リセット信号ＩＲを作成する内部リセッ
ト信号発生部５と、発振回路２への発振停止信号ＯＳＳ
を作成する発信停止信号発生部６とを備えている。この
うち、発振回路２は入出力端子Ｘ１，Ｘ２と、インバー
タＩＮＶ３〜ＩＮＶ５と、ＭＯＳトランジスタＴ１，Ｔ
２と、抵抗Ｒとを含んで構成されるが、これは周知の発
振回路を用いることができる。また、パワーオン検出部
３およびパワーフェイル検出部４はそれぞれ電源電圧Ｖ
ＣＣの立ち上りおよび立ち下りを検出し、第一のリセッ
ト信号ＲＳＴ１および第二のリセット信号ＲＳＴ２を出
力する。また、内部リセット信号発生部５はノア回路Ｎ
ＯＲ１とインバータＩＮＶ１を有し、第一および第二の
リセット信号ＲＳＴ１およびＲＳＴ２を入力して内部リ
セット信号ＩＲを作成する。さらに、発振停止信号発生
部６はインバータＩＮＶ２とノア回路ＮＯＲ２およびフ
リップフロップ（Ｆ／Ｆ）７とを備え、第一および第二
のリセット信号ＲＳＴ１およびＲＳＴ２を入力して発振
回路２に対する発振停止信号ＯＳＳを出力する。本実施
例はこれら内部リセット信号発生部５および発振停止信
号発生部６を設けることにある。
ンピュータの回路図である。図１に示すように、本実施
例のマイクロコンピュータ１は、発振クロックＣＬＫを
出力する発振回路２と、第一のリセット信号ＲＳＴ１を
出力するパワーオン検出部３および第二のリセット信号
ＲＳＴ２を出力するパワーフェイル検出部４と、内部回
路に対する内部リセット信号ＩＲを作成する内部リセッ
ト信号発生部５と、発振回路２への発振停止信号ＯＳＳ
を作成する発信停止信号発生部６とを備えている。この
うち、発振回路２は入出力端子Ｘ１，Ｘ２と、インバー
タＩＮＶ３〜ＩＮＶ５と、ＭＯＳトランジスタＴ１，Ｔ
２と、抵抗Ｒとを含んで構成されるが、これは周知の発
振回路を用いることができる。また、パワーオン検出部
３およびパワーフェイル検出部４はそれぞれ電源電圧Ｖ
ＣＣの立ち上りおよび立ち下りを検出し、第一のリセッ
ト信号ＲＳＴ１および第二のリセット信号ＲＳＴ２を出
力する。また、内部リセット信号発生部５はノア回路Ｎ
ＯＲ１とインバータＩＮＶ１を有し、第一および第二の
リセット信号ＲＳＴ１およびＲＳＴ２を入力して内部リ
セット信号ＩＲを作成する。さらに、発振停止信号発生
部６はインバータＩＮＶ２とノア回路ＮＯＲ２およびフ
リップフロップ（Ｆ／Ｆ）７とを備え、第一および第二
のリセット信号ＲＳＴ１およびＲＳＴ２を入力して発振
回路２に対する発振停止信号ＯＳＳを出力する。本実施
例はこれら内部リセット信号発生部５および発振停止信
号発生部６を設けることにある。
【０００７】図２は図１における各種信号等のタイミン
グ図である。図２に示すように、まず初期電源電圧ＶＣ
Ｃの立ち上がりにおいて、パワーオン検出部３は第一の
リセット信号ＲＳＴ１を発生する。これにより、内部リ
セット信号発生部５は内部リセット信号ＩＲを発生し、
発振回路２を除く内部回路をリセット状態にする。この
とき、発振停止信号発生部６は発振停止信号ＯＳＳを発
生しない。従って、発振回路２は発振を開始し、第一の
リセット状態になる。また、内部リセット信号発生部５
は第一リセット信号ＲＳＴ１の解除に同期して内部リセ
ット信号ＩＲを解除し、通常動作状態となる。
グ図である。図２に示すように、まず初期電源電圧ＶＣ
Ｃの立ち上がりにおいて、パワーオン検出部３は第一の
リセット信号ＲＳＴ１を発生する。これにより、内部リ
セット信号発生部５は内部リセット信号ＩＲを発生し、
発振回路２を除く内部回路をリセット状態にする。この
とき、発振停止信号発生部６は発振停止信号ＯＳＳを発
生しない。従って、発振回路２は発振を開始し、第一の
リセット状態になる。また、内部リセット信号発生部５
は第一リセット信号ＲＳＴ１の解除に同期して内部リセ
ット信号ＩＲを解除し、通常動作状態となる。
【０００８】次に、電源電圧ＶＣＣの立ち下がりにおい
て、パワーフェイル検出部４は第二のリセット信号ＲＳ
Ｔ２を発生する。これにより、内部リセット信号発生部
５は内部リセットい信号ＩＲを発生し、発振回路２を除
く内部回路をリセット状態にする。一方、発振停止信号
発生部６は発振停止信号ＯＳＳを発生するので、発振回
路２は発振を停止し、第二のリセット状態となる。この
第二のリセット状態を維持している間に、マイクロコン
ピュータ１の電源電圧ＶＣＣが上昇し通常動作可能な電
圧になった場合、パワーオン検出部３は再び第一のリセ
ット信号ＲＳＴ１を発生する。従って、発振停止信号発
生部６は発振停止信号ＯＳＳを解除して第一のリセット
状態になり、以後上述した初期電源電圧ＶＣＣの立ち上
がり時と同様に、通常動作状態へ移行する。
て、パワーフェイル検出部４は第二のリセット信号ＲＳ
Ｔ２を発生する。これにより、内部リセット信号発生部
５は内部リセットい信号ＩＲを発生し、発振回路２を除
く内部回路をリセット状態にする。一方、発振停止信号
発生部６は発振停止信号ＯＳＳを発生するので、発振回
路２は発振を停止し、第二のリセット状態となる。この
第二のリセット状態を維持している間に、マイクロコン
ピュータ１の電源電圧ＶＣＣが上昇し通常動作可能な電
圧になった場合、パワーオン検出部３は再び第一のリセ
ット信号ＲＳＴ１を発生する。従って、発振停止信号発
生部６は発振停止信号ＯＳＳを解除して第一のリセット
状態になり、以後上述した初期電源電圧ＶＣＣの立ち上
がり時と同様に、通常動作状態へ移行する。
【０００９】要するに、本実施例のマイクロコンピュー
タ１においては、リセット時の発振回路２の動作の異な
るパワーオン検出部３から発生する第１のリセット信号
ＲＳＴ１およびパワーフェイル検出部４から発生する第
２のリセット信号ＲＳＴ２の二種類のリセット信号を用
い、状況に応じて使い分けることにある。
タ１においては、リセット時の発振回路２の動作の異な
るパワーオン検出部３から発生する第１のリセット信号
ＲＳＴ１およびパワーフェイル検出部４から発生する第
２のリセット信号ＲＳＴ２の二種類のリセット信号を用
い、状況に応じて使い分けることにある。
【００１０】
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータは、電源電圧立ち上がり時に発生する第一
のリセット信号と電源電圧立ち下がり時に発生する第二
のリセット信号とを用いて内部リセット信号および発振
停止信号を作成することにより、いずれのリセット信号
によるリセット状態かにより発振回路の発振あるいは停
止を使い分けることが可能になる。これにより、マイク
ロコンピュータを搭載したセットの電源の瞬断や停電に
よって発生する電源電圧降下時においては、発振を停止
したリセット状態を用いて省電力化を計ることができる
上に、セットの電源投入や電源電圧回復時には、発振可
能なリセット状態を用いて不要な発振安定時間の短縮を
計ることができるという効果がある。
コンピュータは、電源電圧立ち上がり時に発生する第一
のリセット信号と電源電圧立ち下がり時に発生する第二
のリセット信号とを用いて内部リセット信号および発振
停止信号を作成することにより、いずれのリセット信号
によるリセット状態かにより発振回路の発振あるいは停
止を使い分けることが可能になる。これにより、マイク
ロコンピュータを搭載したセットの電源の瞬断や停電に
よって発生する電源電圧降下時においては、発振を停止
したリセット状態を用いて省電力化を計ることができる
上に、セットの電源投入や電源電圧回復時には、発振可
能なリセット状態を用いて不要な発振安定時間の短縮を
計ることができるという効果がある。
【図１】本発明の一実施例を示すマイクロコンピュータ
の回路図である。
の回路図である。
【図２】図１における各種信号等のタイミング図であ
る。
る。
１ マイクロコンピュータ ２ 発振回路 ３ パワーオン検出部 ４ パワーフェイル検出部 ５ 内部リセット信号発生部 ６ 発振停止信号発生部 ７ フリップフロック（Ｆ／Ｆ） ＩＮＶ１〜ＩＮＶ５ インバータ ＮＯＲ１，ＮＯＲ２ ノア回路 Ｔ１，Ｔ２ ＭＯＳトランジスタ ＲＳＴ１，ＲＳＴ２ リセット信号 ＩＲ 内部リセット信号 ＯＳＳ 発振停止信号 Ｘ１，Ｘ２ 入力端子 ＣＬＫ 発振クロック
Claims (3)
- 【請求項１】 発振クロックを出力するとともに発振停
止信号により発振停止可能な発振回路と、電源立ち上が
りを検出し第一のリセット信号を発生するパワーオン検
出部と、電源立ち下がりを検出し第二のリセット信号を
発生するパワーフェイル検出部と、前記第一のリセット
信号が発生したときに前記発振停止信号を解除して前記
発振回路における発振を開始させ且つ前記第二のリセッ
ト信号が発生したときに前記発振停止信号を発生して前
記発振回路の発振を停止させる発振停止信号発生部と、
前記第一のリセット信号および前記第二のリセット信号
の少なくとも一方により内部リセット信号を発生して内
部回路をリセットする内部リセット信号発生部とを有す
ることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記発振停止信号発生部は、前記第二の
リセット信号を入力するインバータと、前記インバータ
の出力および前記第一のリセット信号を二入力とするノ
ア回路と、前記ノア回路の出力をセット入力にし且つ前
記第一のリセット信号をリセット入力にして前記発振停
止信号を出力するフリップフロップ回路とで構成するこ
とを特徴とする請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記内部リセット信号発生部は、前記第
一および第二のリセット信号を二入力ょとするノア回路
と、前記ノア回路の出力を入力するインバータとで構成
することを特徴とする請求項１記載のマイクロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269821A JPH05108211A (ja) | 1991-10-18 | 1991-10-18 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269821A JPH05108211A (ja) | 1991-10-18 | 1991-10-18 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108211A true JPH05108211A (ja) | 1993-04-30 |
Family
ID=17477645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269821A Pending JPH05108211A (ja) | 1991-10-18 | 1991-10-18 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002066089A (ja) * | 2000-12-08 | 2002-03-05 | Taiyo Elec Co Ltd | 遊技機 |
-
1991
- 1991-10-18 JP JP3269821A patent/JPH05108211A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002066089A (ja) * | 2000-12-08 | 2002-03-05 | Taiyo Elec Co Ltd | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010529 |