JPH0572297A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0572297A JPH0572297A JP3235820A JP23582091A JPH0572297A JP H0572297 A JPH0572297 A JP H0572297A JP 3235820 A JP3235820 A JP 3235820A JP 23582091 A JP23582091 A JP 23582091A JP H0572297 A JPH0572297 A JP H0572297A
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- JP
- Japan
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- signal
- circuit
- level
- test
- semiconductor integrated
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- Pending
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Abstract
(57)【要約】
【目的】消費電流を増大させることなく、待機状態でも
テストを行うとができ、また、テスト状態でも併用して
いる信号入出力端子を、信号の入出力に使えるようにす
る。 【構成】チップイネーブル信号ＣＥｂが能動レベルのと
きは検知信号ＤＴのそのまま出力し、非能動レベルにな
るとこの非能動レベルになる直前の検知信号ＤＴのレベ
ルを保持し出力する保持回路２を設ける。
テストを行うとができ、また、テスト状態でも併用して
いる信号入出力端子を、信号の入出力に使えるようにす
る。 【構成】チップイネーブル信号ＣＥｂが能動レベルのと
きは検知信号ＤＴのそのまま出力し、非能動レベルにな
るとこの非能動レベルになる直前の検知信号ＤＴのレベ
ルを保持し出力する保持回路２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部からの信号によりテスト状態を設定しテストを
実施する回路を備えた半導体集積回路に関する。
特に外部からの信号によりテスト状態を設定しテストを
実施する回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図５
（Ａ），（Ｂ）に示すように、トランジスタＴ１〜Ｔ６
を備え、インバータＩＶ１を介して入力されるチップイ
ネーブル信号ＣＥｂが能動レベルのとき、信号入出力端
子ＴＭに電源電圧Ｖｃｃより高い電圧のテスト要求信号
ＴＲが印加されると高レベルの検知信号ＤＴを出力する
テスト要求検知回路１を有し、この検知信号ＤＴをその
ままテスト設定信号ＴＳとして使用し、各種テストを実
施していた。
（Ａ），（Ｂ）に示すように、トランジスタＴ１〜Ｔ６
を備え、インバータＩＶ１を介して入力されるチップイ
ネーブル信号ＣＥｂが能動レベルのとき、信号入出力端
子ＴＭに電源電圧Ｖｃｃより高い電圧のテスト要求信号
ＴＲが印加されると高レベルの検知信号ＤＴを出力する
テスト要求検知回路１を有し、この検知信号ＤＴをその
ままテスト設定信号ＴＳとして使用し、各種テストを実
施していた。
【０００３】次にこの半導体集積回路の動作について説
明する。
明する。
【０００４】チップイネーブル信号ＣＥｂが低レベルの
能動レベルのときは、半導体集積回路全体が動作状態に
あり、テスト要求検知回路１もトランジスタＴ５が導通
状態となって活性化した状態となっている。
能動レベルのときは、半導体集積回路全体が動作状態に
あり、テスト要求検知回路１もトランジスタＴ５が導通
状態となって活性化した状態となっている。
【０００５】また、チップイネーブル信号ＣＥｂが高レ
ベルの非能動レベルのときは、半導体集積回路全体が待
機状態となっており、テスト要求検知回路１は非活性化
状態となっている。
ベルの非能動レベルのときは、半導体集積回路全体が待
機状態となっており、テスト要求検知回路１は非活性化
状態となっている。
【０００６】ここで、信号入出力端子ＴＭは、通常動作
時には制御信号等を入力のに使用され、テスト動作時に
はテスト要求信号ＴＲを入力するのに使用される。
時には制御信号等を入力のに使用され、テスト動作時に
はテスト要求信号ＴＲを入力するのに使用される。
【０００７】チップイネーブル信号ＣＥｂが能動レベル
のとき、信号入出力端子ＴＭに電源電圧Ｖｃｃより高い
電圧のテスト要求信号ＴＲが印加されると、テスト要求
検知回路１によりこの高電圧が検出され、高レベルの検
知信号ＤＴが出力される。この高レベルの検知信号ＤＴ
がそのままテスト設定信号として使用され、半導体集積
回路はテスト状態に入る。
のとき、信号入出力端子ＴＭに電源電圧Ｖｃｃより高い
電圧のテスト要求信号ＴＲが印加されると、テスト要求
検知回路１によりこの高電圧が検出され、高レベルの検
知信号ＤＴが出力される。この高レベルの検知信号ＤＴ
がそのままテスト設定信号として使用され、半導体集積
回路はテスト状態に入る。
【０００８】チップイネーブル信号ＣＥｂが非能動レベ
ルになるとテスト要求検知回路１は非活性化し、高電圧
のテスト要求信号ＴＲが入力されていても検知信号ＤＴ
すなわちテスト設定信号ＴＳは低レベルとなり、テスト
ができない状態となる。
ルになるとテスト要求検知回路１は非活性化し、高電圧
のテスト要求信号ＴＲが入力されていても検知信号ＤＴ
すなわちテスト設定信号ＴＳは低レベルとなり、テスト
ができない状態となる。
【０００９】この高電圧検知型のテスト要求検知回路１
では、活性化状態では直流電流を消費する為、半導体集
積回路全体の待機状態時には、パワーカットする為に、
トランジスタＴ５を設けチップイネーブル信号ＣＥｂで
活性，非活性を制御している。
では、活性化状態では直流電流を消費する為、半導体集
積回路全体の待機状態時には、パワーカットする為に、
トランジスタＴ５を設けチップイネーブル信号ＣＥｂで
活性，非活性を制御している。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、チップイネーブル信号ＣＥｂが非能動レベ
ルの待機状態のとき、テスト要求検知回路１の消費電流
をなくすため、このテスト要求検知回路１を非活性化状
態とする構成となっているので、待機状態のときのテス
トができないという欠点があり、また、信号入出力端子
ＴＭをテスト要求信号ＴＲと通常動作の制御信号等とで
使用しているので、テスト状態のときはこの信号入出力
端子ＴＭを通常の制御信号等の入出力に使用することが
できないという問題点があった。
集積回路は、チップイネーブル信号ＣＥｂが非能動レベ
ルの待機状態のとき、テスト要求検知回路１の消費電流
をなくすため、このテスト要求検知回路１を非活性化状
態とする構成となっているので、待機状態のときのテス
トができないという欠点があり、また、信号入出力端子
ＴＭをテスト要求信号ＴＲと通常動作の制御信号等とで
使用しているので、テスト状態のときはこの信号入出力
端子ＴＭを通常の制御信号等の入出力に使用することが
できないという問題点があった。
【００１１】本発明の目的は、消費電流を増大させるこ
となく待機状態でもテストを行うことができ、またテス
ト状態でも併用している信号入出力端子を、信号の入出
力に使用することができる半導体集積回路を提供するこ
とにある。
となく待機状態でもテストを行うことができ、またテス
ト状態でも併用している信号入出力端子を、信号の入出
力に使用することができる半導体集積回路を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、制御信号により活性化し特定の信号入出力端子に通
常の動作電圧範囲を越えるレベルのテスト要求信号が印
加されると能動レベルの検知信号を出力するテスト要求
検知回路と、前記検知信号のレベルを所定のタイミング
で取込み保持して出力する保持回路とを有している。
は、制御信号により活性化し特定の信号入出力端子に通
常の動作電圧範囲を越えるレベルのテスト要求信号が印
加されると能動レベルの検知信号を出力するテスト要求
検知回路と、前記検知信号のレベルを所定のタイミング
で取込み保持して出力する保持回路とを有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１５】この実施例が図５（Ａ）に示された従来の
半導体集積回路を相違する点は、チップイネーブル信号
ＣＥｂが能動レベルのときは検知信号ＤＴをそのまま出
力し、非能動レベルになるとこの非能動レベルになる直
前の検知信号ＤＴのレベルを保持し出力する保持回路２
を設けた点にある。
半導体集積回路を相違する点は、チップイネーブル信号
ＣＥｂが能動レベルのときは検知信号ＤＴをそのまま出
力し、非能動レベルになるとこの非能動レベルになる直
前の検知信号ＤＴのレベルを保持し出力する保持回路２
を設けた点にある。
【００１６】図２はこの実施例の保持回路２の具体的を
示す回路図である。また図３はこの実施例の各部信号の
タイミング波形図である。
示す回路図である。また図３はこの実施例の各部信号の
タイミング波形図である。
【００１７】次に、図１〜図３を参照してこの実施例の
動作について説明する。
動作について説明する。
【００１８】チップイネーブル信号ＣＥｂが低レベルの
能動レベルのときは、保持回路２のトランジスタＴ８が
オン、トランジスタＴ７がオフとなっているので、信号
入出力端子ＴＭに高電圧のテスト要求信号ＴＲが印加さ
れると高レベルの検知信号ＤＴが、トランジスタＴ８，
インバータＩＶ３，ＩＶ４を径由してテスト設定信号Ｔ
Ｓとして出力される。
能動レベルのときは、保持回路２のトランジスタＴ８が
オン、トランジスタＴ７がオフとなっているので、信号
入出力端子ＴＭに高電圧のテスト要求信号ＴＲが印加さ
れると高レベルの検知信号ＤＴが、トランジスタＴ８，
インバータＩＶ３，ＩＶ４を径由してテスト設定信号Ｔ
Ｓとして出力される。
【００１９】チップイネーブル信号ＣＥｂが高レベルの
非能動レベルになると、トランジスタＴ８がオフ、トラ
ンジスタＴ７がオンとなるので、保持回路２はチップイ
ネーブル信号ＣＥｂが非能動レベルになる直前の検知信
号ＤＴのレベルを保持しテスト設定信号ＴＳとして出力
する。従って、チップイネーブル信号ＣＥｂが非能動レ
ベル、すなわち待機状態でテストを行うには、まず、チ
ップイネーブル信号ＣＥｂを能動レベルにしておいて信
号入出力端子ＴＭに高電圧のテスト要求信号ＴＲを印加
し、その後、チップイネーブル信号ＣＥｂを非能動レベ
ルにすればよい。
非能動レベルになると、トランジスタＴ８がオフ、トラ
ンジスタＴ７がオンとなるので、保持回路２はチップイ
ネーブル信号ＣＥｂが非能動レベルになる直前の検知信
号ＤＴのレベルを保持しテスト設定信号ＴＳとして出力
する。従って、チップイネーブル信号ＣＥｂが非能動レ
ベル、すなわち待機状態でテストを行うには、まず、チ
ップイネーブル信号ＣＥｂを能動レベルにしておいて信
号入出力端子ＴＭに高電圧のテスト要求信号ＴＲを印加
し、その後、チップイネーブル信号ＣＥｂを非能動レベ
ルにすればよい。
【００２０】また、テスト設定信号ＴＳの高レベルは保
持回路２に保持されているので、信号入出力端子ＴＭへ
の高電圧のテスト要求信号ＴＲの印加をやめ、この信号
入出力端子ＴＭにより通常の制御信号等を入出力するこ
とができる。更に、保持回路２は、レベル変化時に電流
が流れるだけであるので消費電流の増大は殆どない。
持回路２に保持されているので、信号入出力端子ＴＭへ
の高電圧のテスト要求信号ＴＲの印加をやめ、この信号
入出力端子ＴＭにより通常の制御信号等を入出力するこ
とができる。更に、保持回路２は、レベル変化時に電流
が流れるだけであるので消費電流の増大は殆どない。
【００２１】図４（Ａ），（Ｂ）はそれぞれ本発明の第
２の実施例を示すブロック図及び各部信号のタイミング
波形図である。
２の実施例を示すブロック図及び各部信号のタイミング
波形図である。
【００２２】この実施例は、保持回路２ａの出力信号、
すなわちテスト設定信号ＴＳの反転信号を、チップイネ
ーブル信号ＣＥｂの代りにテスト要求検知回路１に供給
すると共に、電源が投入されると１パルスを発生するパ
ワーオンパルス発生回路３を設け、保持回路２ａを、パ
ワーオンパルス発生回路３の出力パルスにより検知信号
ＤＴのレベルを取込み保持する回路としたものである。
すなわちテスト設定信号ＴＳの反転信号を、チップイネ
ーブル信号ＣＥｂの代りにテスト要求検知回路１に供給
すると共に、電源が投入されると１パルスを発生するパ
ワーオンパルス発生回路３を設け、保持回路２ａを、パ
ワーオンパルス発生回路３の出力パルスにより検知信号
ＤＴのレベルを取込み保持する回路としたものである。
【００２３】テスト設定信号ＴＳが高レベルになりテス
ト状態になると、テスト要求検知回路２は直ちに非活性
化状態となるので、更に消費電流を低減することができ
る。
ト状態になると、テスト要求検知回路２は直ちに非活性
化状態となるので、更に消費電流を低減することができ
る。
【００２４】また、チップイネーブル信号ＣＥｂのレベ
ルに関係なく、すなわち動作状態，待機状態に関係な
く、電源を投入したときに、信号入出力端子ＴＭに高電
圧のテスト要求信号ＴＲが印加されているかにより、テ
スト状態とするか否かが決定される。
ルに関係なく、すなわち動作状態，待機状態に関係な
く、電源を投入したときに、信号入出力端子ＴＭに高電
圧のテスト要求信号ＴＲが印加されているかにより、テ
スト状態とするか否かが決定される。
【００２５】
【発明の効果】以上説明したように本発明は、特定の信
号入出力端子に印加される高電圧のテスト要求信号を検
知して保持回路により保持する構成とすることにより、
待機状態でのテスト状態設定が、消費電流の増加なしで
実現でき、またテスト状態設定後、全信号入出力端子を
通常の動作状態と同様に使用できるという効果がある。
号入出力端子に印加される高電圧のテスト要求信号を検
知して保持回路により保持する構成とすることにより、
待機状態でのテスト状態設定が、消費電流の増加なしで
実現でき、またテスト状態設定後、全信号入出力端子を
通常の動作状態と同様に使用できるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の保持回路の具体例を示
す回路図である。
す回路図である。
【図３】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図４】本発明の第２の実施例を示すブロック図及び各
部信号のタイミング波形図である。
部信号のタイミング波形図である。
【図５】従来の半導体集積回路の一例を示す回路図及び
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
１ テスト要求検知回路 ２，２ａ 保持回路 ３ パワーオンパルス発生回路 ＩＶ１〜ＩＶ４ インバータ Ｔ１〜Ｔ８ トランジスタ
Claims (3)
- 【請求項１】 制御信号により活性化し特定の信号入出
力端子に通常の動作電圧範囲を越えるレベルのテスト要
求信号が印加されると能動レベルの検知信号を出力する
テスト要求検知回路と、前記検知信号のレベルを所定の
タイミングで取込み保持して出力する保持回路とを有す
るこを特徴とする半導体集積回路。 - 【請求項２】 テスト設定信号の反転信号をテスト要求
検知回路への制御信号とする請求項１記載の半導体集積
回路。 - 【請求項３】 電源が投入されると１パルスを発生する
パワーオンパルス発生回路を設け、保持回路を、前記パ
ワーオンパルス発生回路の出力パルスにより検知信号の
レベルを取込み保持する回路とした請求項１記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235820A JPH0572297A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235820A JPH0572297A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572297A true JPH0572297A (ja) | 1993-03-23 |
Family
ID=16991743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235820A Pending JPH0572297A (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572297A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07198803A (ja) * | 1993-12-29 | 1995-08-01 | Nec Corp | 半導体装置のテストモード信号発生回路 |
| JPH09166648A (ja) * | 1995-12-13 | 1997-06-24 | Nec Corp | 半導体集積装置 |
| JP2008164601A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 半導体装置 |
-
1991
- 1991-09-17 JP JP3235820A patent/JPH0572297A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07198803A (ja) * | 1993-12-29 | 1995-08-01 | Nec Corp | 半導体装置のテストモード信号発生回路 |
| JPH09166648A (ja) * | 1995-12-13 | 1997-06-24 | Nec Corp | 半導体集積装置 |
| JP2008164601A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 半導体装置 |
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