JPH0636559A - Ｄｒａｍ制御方法および制御装置 - Google Patents
Ｄｒａｍ制御方法および制御装置Info
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- JPH0636559A JPH0636559A JP4189101A JP18910192A JPH0636559A JP H0636559 A JPH0636559 A JP H0636559A JP 4189101 A JP4189101 A JP 4189101A JP 18910192 A JP18910192 A JP 18910192A JP H0636559 A JPH0636559 A JP H0636559A
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Abstract
(57)【要約】
【目的】 同一システムにおいて、異なる種類のＤＲＡ
Ｍのリフレッシュが可能であり、かつバックアップ時に
はＤＲＡＭを低消費電力でバックアップすることができ
るようにする。 【構成】 ＤＲＡＭのリフレッシュ間隔を複数個の発振
源およびカウンタにより制御し、それらが発生した周波
数信号をプログラムまたは電源によるリセット回路によ
り、いずれか１つを選択する。リセット回路で選択する
ときには、電源ＯＮ時には短いリフレッシュ間隔を、電
源ＯＦＦ時には長いリフレッシュ間隔を選択する。ま
た、リアルタイムクロックの発振源を、リフレッシュ間
隔の発生源として利用する。
Ｍのリフレッシュが可能であり、かつバックアップ時に
はＤＲＡＭを低消費電力でバックアップすることができ
るようにする。 【構成】 ＤＲＡＭのリフレッシュ間隔を複数個の発振
源およびカウンタにより制御し、それらが発生した周波
数信号をプログラムまたは電源によるリセット回路によ
り、いずれか１つを選択する。リセット回路で選択する
ときには、電源ＯＮ時には短いリフレッシュ間隔を、電
源ＯＦＦ時には長いリフレッシュ間隔を選択する。ま
た、リアルタイムクロックの発振源を、リフレッシュ間
隔の発生源として利用する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭの制御方法と
制御装置に関し、特にファクシミリ装置における画像メ
モリのバックアップ機能を有するＤＲＡＭの制御方法お
よび制御装置に関する。
制御装置に関し、特にファクシミリ装置における画像メ
モリのバックアップ機能を有するＤＲＡＭの制御方法お
よび制御装置に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭ（Ｄynamic Ｒando
m Ａccess Ｍemory)の標準としては、１Ｍビット、４
Ｍビット、１６Ｍビット、６４Ｍビットの種類がある。
ＤＲＡＭはＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍem
ory)とは異なり、リフレッシュを必要とするが、リフレ
ッシュのサイクル／周期としては、１Ｍビットのものが
５１２／８ｍｓ、４Ｍビットのものが１０２４／１６ｍ
ｓ、１６Ｍビットのものが２０４８／３２ｍｓ、および
４０９６／６４ｍｓ、６４Ｍビットのものが８１９２／
１２８ｍｓおよび４０９６／６４ｍｓとなっている。こ
のように、１６Ｍビットと６４ＭビットＤＲＡＭのリフ
レッシュには、２種類が使用されている。一方、消費電
力については、これを下げて、消費電力を約５００ｍＷ
に抑えるために、電源電圧を３．３Ｖに下げた。６４Ｋ
ビットから１６Ｍビットまでは、電源電圧は５Ｖであっ
たが、６４Ｍビットを３．３Ｖにすることにより、ＭＯ
Ｓトランジスタの耐圧が確保し易くなった（例えば、
『日経エレクトロニクス』1990.7.9(No.504) pp.151〜
158参照)。
m Ａccess Ｍemory)の標準としては、１Ｍビット、４
Ｍビット、１６Ｍビット、６４Ｍビットの種類がある。
ＤＲＡＭはＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍem
ory)とは異なり、リフレッシュを必要とするが、リフレ
ッシュのサイクル／周期としては、１Ｍビットのものが
５１２／８ｍｓ、４Ｍビットのものが１０２４／１６ｍ
ｓ、１６Ｍビットのものが２０４８／３２ｍｓ、および
４０９６／６４ｍｓ、６４Ｍビットのものが８１９２／
１２８ｍｓおよび４０９６／６４ｍｓとなっている。こ
のように、１６Ｍビットと６４ＭビットＤＲＡＭのリフ
レッシュには、２種類が使用されている。一方、消費電
力については、これを下げて、消費電力を約５００ｍＷ
に抑えるために、電源電圧を３．３Ｖに下げた。６４Ｋ
ビットから１６Ｍビットまでは、電源電圧は５Ｖであっ
たが、６４Ｍビットを３．３Ｖにすることにより、ＭＯ
Ｓトランジスタの耐圧が確保し易くなった（例えば、
『日経エレクトロニクス』1990.7.9(No.504) pp.151〜
158参照)。
【０００３】
【発明が解決しようとする課題】最近のＤＲＡＭにおい
ては、バックアップ／低消費電力の用途としてロ−パワ
−商品が出現している。これは、リフレッシュの間隔が
ノ−マル品よりも８倍も長くなっている。例えば、ファ
クシミリ装置のように、ＤＲＡＭをバックアップするモ
デルとバックアップのないモデルがある。このような場
合、バックアップのないものにはノ−マル品のＤＲＡＭ
を使用し、バックアップするものにはロ−パワ−品のＤ
ＲＡＭを使用している。これは、ロ−パワ−品の方がノ
−マル品に比べてコスト高であるために、バックアップ
が不要の場合にはノ−マル品で対応しているからであ
る。それに伴って、ＤＲＡＭのリフレッシュもこれに対
応させる必要がある。すなわち、バックアップの消費電
力を小さくするためには、ロ−パワ−品を使用する必要
があり、ロ−パワ−品のリフレッシュの周期はノ−マル
品の８倍の長いために、リフレッシュ間隔を長くとる必
要がある。一方、バックアップのない場合には、ノ−マ
ル品に対応させるために、ロ−パワ−品よりもリフレッ
シュ間隔を短くする必要がある。本発明の目的は、この
ような従来の課題を解決し、同一システムにおいて、ロ
−パワ−品でもノ−マル品でも、いずれにも対応し、か
つバックアップ時にはロ−パワ−品を低消費電力でバッ
クアップできるＤＲＡＭ制御方法および制御装置を提供
することにある。
ては、バックアップ／低消費電力の用途としてロ−パワ
−商品が出現している。これは、リフレッシュの間隔が
ノ−マル品よりも８倍も長くなっている。例えば、ファ
クシミリ装置のように、ＤＲＡＭをバックアップするモ
デルとバックアップのないモデルがある。このような場
合、バックアップのないものにはノ−マル品のＤＲＡＭ
を使用し、バックアップするものにはロ−パワ−品のＤ
ＲＡＭを使用している。これは、ロ−パワ−品の方がノ
−マル品に比べてコスト高であるために、バックアップ
が不要の場合にはノ−マル品で対応しているからであ
る。それに伴って、ＤＲＡＭのリフレッシュもこれに対
応させる必要がある。すなわち、バックアップの消費電
力を小さくするためには、ロ−パワ−品を使用する必要
があり、ロ−パワ−品のリフレッシュの周期はノ−マル
品の８倍の長いために、リフレッシュ間隔を長くとる必
要がある。一方、バックアップのない場合には、ノ−マ
ル品に対応させるために、ロ−パワ−品よりもリフレッ
シュ間隔を短くする必要がある。本発明の目的は、この
ような従来の課題を解決し、同一システムにおいて、ロ
−パワ−品でもノ−マル品でも、いずれにも対応し、か
つバックアップ時にはロ−パワ−品を低消費電力でバッ
クアップできるＤＲＡＭ制御方法および制御装置を提供
することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＲＡＭ制御方法は、（イ）発振源および
発振源で発振した信号周波数を分割するためのカウンタ
により、ＤＲＡＭのリフレッシュ間隔を制御するＤＲＡ
Ｍ制御方法において、複数組の発振源およびカウンタに
より発生された異なるリフレッシュ間隔の中から１つだ
け、使用するＤＲＡＭの種類に適合したリフレッシュ間
隔を選択し、選択されたリフレッシュ間隔に基づいてリ
フレッシュのためのタイミングを発生することを特徴と
している。また、（ロ）リフレッシュ間隔の選択をＣＰ
Ｕからのクロック選択信号によりプログラマブルに行
い、かつＤＲＡＭをバックアップする場合には、間隔の
長いリフレッシュ周波数を選択するようにしたことも特
徴としている。また、（ハ）発振源およびカウンタを２
組用い、２つのリフレッシュ間隔の切り換えを電源のＯ
Ｎ／ＯＦＦを検出するリセット信号により行い、電源Ｏ
Ｎ時には短い間隔のリフレッシュを、電源ＯＦＦ時には
長い間隔のリフレッシュを選択することも特徴としてい
る。また、（ニ）複数組の発振源およびカウンタのう
ち、長いリフレッシュ間隔を発生する発振源およびカウ
ンタと、発振源およびカウンタを選択するリフレッシュ
・コントロ−ル手段と、ＤＲＡＭのリフレッシュを制御
するＤＲＡＭコントロ−ル手段と、制御されるＤＲＡＭ
とを、電源停電時にはバッテリ−バックアップするよう
にしたことも特徴としている。さらに、（ホ）長いリフ
レッシュ間隔を発生する発振源として、バッテリ−バッ
クアップのリアルタイムクロックの発振源を使用するこ
とも特徴としている。一方、本発明におけるＤＲＡＭ制
御装置は、（ヘ）異なるリフレッシュ間隔を発生する２
つのリフレッシュ間隔発生手段と、リフレッシュ間隔発
生手段により発生された間隔に基づいてリフレッシュの
ためのタイミングを発生するＤＲＡＭコントロ−ル手段
と、リフレッシュ間隔発生手段およびＤＲＡＭコントロ
−ル手段に電圧を供給する電源のＯＮ／ＯＦＦを検出す
る手段とを有し、２つのうち長い方のリフレッシュ間隔
を発生する発生手段とＤＲＡＭコントロ−ル手段とコン
トロ−ル手段により制御されるＤＲＡＭとをバッテリ−
バックアップし、電源がＯＮのときには２つのうち短い
方のリフレッシュ間隔を選択し、電源がＯＦＦのときに
は長い方のリフレッシュ間隔を選択してＤＲＡＭをリフ
レッシュすることを特徴としている。また、（ト）長い
方のリフレッシュ間隔を発生する発生手段として、バッ
テリ−バックアップされたリアルタイムクロックの発振
源を使用したことも特徴としている。また、（チ）異な
るリフレッシュ間隔を発生する２つのリフレッシュ間隔
発生手段と、リフレッシュ間隔をプログラマブルに選択
する選択手段と、選択手段により選択されたリフレッシ
ュ間隔に基づいてリフレッシュのためのタイミングを発
生するＤＲＡＭコントロ−ル手段とを有し、２つのうち
長い方のリフレッシュ間隔を発生する発生手段とＤＲＡ
Ｍコントロ−ル手段とコントロ−ル手段により制御され
るＤＲＡＭとをバッテリ−バックアップし、バックアッ
プを行う場合には長い方のリフレッシュ間隔を選択して
ＤＲＡＭをリフレッシュすることも特徴としている。さ
らに、（リ）長い方のリフレッシュ間隔を発生する発生
手段として、バッテリ−バックアップされたリアルタイ
ムクロックの発振源を使用したことも特徴としている。
め、本発明のＤＲＡＭ制御方法は、（イ）発振源および
発振源で発振した信号周波数を分割するためのカウンタ
により、ＤＲＡＭのリフレッシュ間隔を制御するＤＲＡ
Ｍ制御方法において、複数組の発振源およびカウンタに
より発生された異なるリフレッシュ間隔の中から１つだ
け、使用するＤＲＡＭの種類に適合したリフレッシュ間
隔を選択し、選択されたリフレッシュ間隔に基づいてリ
フレッシュのためのタイミングを発生することを特徴と
している。また、（ロ）リフレッシュ間隔の選択をＣＰ
Ｕからのクロック選択信号によりプログラマブルに行
い、かつＤＲＡＭをバックアップする場合には、間隔の
長いリフレッシュ周波数を選択するようにしたことも特
徴としている。また、（ハ）発振源およびカウンタを２
組用い、２つのリフレッシュ間隔の切り換えを電源のＯ
Ｎ／ＯＦＦを検出するリセット信号により行い、電源Ｏ
Ｎ時には短い間隔のリフレッシュを、電源ＯＦＦ時には
長い間隔のリフレッシュを選択することも特徴としてい
る。また、（ニ）複数組の発振源およびカウンタのう
ち、長いリフレッシュ間隔を発生する発振源およびカウ
ンタと、発振源およびカウンタを選択するリフレッシュ
・コントロ−ル手段と、ＤＲＡＭのリフレッシュを制御
するＤＲＡＭコントロ−ル手段と、制御されるＤＲＡＭ
とを、電源停電時にはバッテリ−バックアップするよう
にしたことも特徴としている。さらに、（ホ）長いリフ
レッシュ間隔を発生する発振源として、バッテリ−バッ
クアップのリアルタイムクロックの発振源を使用するこ
とも特徴としている。一方、本発明におけるＤＲＡＭ制
御装置は、（ヘ）異なるリフレッシュ間隔を発生する２
つのリフレッシュ間隔発生手段と、リフレッシュ間隔発
生手段により発生された間隔に基づいてリフレッシュの
ためのタイミングを発生するＤＲＡＭコントロ−ル手段
と、リフレッシュ間隔発生手段およびＤＲＡＭコントロ
−ル手段に電圧を供給する電源のＯＮ／ＯＦＦを検出す
る手段とを有し、２つのうち長い方のリフレッシュ間隔
を発生する発生手段とＤＲＡＭコントロ−ル手段とコン
トロ−ル手段により制御されるＤＲＡＭとをバッテリ−
バックアップし、電源がＯＮのときには２つのうち短い
方のリフレッシュ間隔を選択し、電源がＯＦＦのときに
は長い方のリフレッシュ間隔を選択してＤＲＡＭをリフ
レッシュすることを特徴としている。また、（ト）長い
方のリフレッシュ間隔を発生する発生手段として、バッ
テリ−バックアップされたリアルタイムクロックの発振
源を使用したことも特徴としている。また、（チ）異な
るリフレッシュ間隔を発生する２つのリフレッシュ間隔
発生手段と、リフレッシュ間隔をプログラマブルに選択
する選択手段と、選択手段により選択されたリフレッシ
ュ間隔に基づいてリフレッシュのためのタイミングを発
生するＤＲＡＭコントロ−ル手段とを有し、２つのうち
長い方のリフレッシュ間隔を発生する発生手段とＤＲＡ
Ｍコントロ−ル手段とコントロ−ル手段により制御され
るＤＲＡＭとをバッテリ−バックアップし、バックアッ
プを行う場合には長い方のリフレッシュ間隔を選択して
ＤＲＡＭをリフレッシュすることも特徴としている。さ
らに、（リ）長い方のリフレッシュ間隔を発生する発生
手段として、バッテリ−バックアップされたリアルタイ
ムクロックの発振源を使用したことも特徴としている。
【０００５】
【作用】本発明においては、クロック発振源およびカウ
ンタをそれぞれ複数組備えることにより、異なる種類の
ＤＲＡＭに対応して異なる間隔のリフレッシュを行わせ
ることができるようにする。そのため、ＣＰＵ側とリセ
ット回路側とに予めスイッチで切り換えておくことによ
り、プログラマブルにリフレッシュ間隔を選択できる
か、電源ＯＮ／ＯＦＦによりリフレッシュ間隔を選択で
きるようにする。バックアップ時には、特に消費電力を
低くするために、長い間隔のリフレッシュを行うＤＲＡ
Ｍを用いる。また、リアルタイムクロックの発振源をバ
ックアップ時のリフレッシュ用発振源として利用するこ
とにより、特別な発振源を設ける必要がないので、コス
トダウンが可能となる。
ンタをそれぞれ複数組備えることにより、異なる種類の
ＤＲＡＭに対応して異なる間隔のリフレッシュを行わせ
ることができるようにする。そのため、ＣＰＵ側とリセ
ット回路側とに予めスイッチで切り換えておくことによ
り、プログラマブルにリフレッシュ間隔を選択できる
か、電源ＯＮ／ＯＦＦによりリフレッシュ間隔を選択で
きるようにする。バックアップ時には、特に消費電力を
低くするために、長い間隔のリフレッシュを行うＤＲＡ
Ｍを用いる。また、リアルタイムクロックの発振源をバ
ックアップ時のリフレッシュ用発振源として利用するこ
とにより、特別な発振源を設ける必要がないので、コス
トダウンが可能となる。
【０００６】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すＤＲＡＭ制
御回路のブロック図である。図１において、１１，１２
はリアルタイム・クロック用発振源、１３，１４はカウ
ンタ（１）（２）、１５はリフレッシュ・コントロ−ル
部、１６はＤＲＡＭコントロ−ル部、１７はＤＲＡＭ、
１８はアンプ回路、１９は切替えスイッチ、２０はコマ
ンドラッチ回路、２１はＣＰＵである。本実施例では、
発振源１１とカウンタ１３により短いリフレッシュ間隔
を発生させ、発振源１２とカウンタ１４により長いリフ
レッシュ間隔を発生させる。また、リフレッシュ・コン
トロ−ル部１５は、電源電圧を入力して、リセット回路
またはコマンドラッチ回路２０からのクロック選択信号
により、カウンタ１３からの周波数ｆ1またはカウンタ
１４からの周波数ｆ2の一方を選択する。また、ＤＲＡ
Ｍコントロ−ル部１６は、リフレッシュ・コントロ−ル
部１５からのリフレッシュ間隔によりＲＡＳ（行アドレ
スストロ−ブ）とＣＡＳ（列アドレスストロ−ブ）のタ
イミングを発生してＤＲＡＭ１７のリフレッシュおよび
読み書きを制御する。
説明する。図１は、本発明の一実施例を示すＤＲＡＭ制
御回路のブロック図である。図１において、１１，１２
はリアルタイム・クロック用発振源、１３，１４はカウ
ンタ（１）（２）、１５はリフレッシュ・コントロ−ル
部、１６はＤＲＡＭコントロ−ル部、１７はＤＲＡＭ、
１８はアンプ回路、１９は切替えスイッチ、２０はコマ
ンドラッチ回路、２１はＣＰＵである。本実施例では、
発振源１１とカウンタ１３により短いリフレッシュ間隔
を発生させ、発振源１２とカウンタ１４により長いリフ
レッシュ間隔を発生させる。また、リフレッシュ・コン
トロ−ル部１５は、電源電圧を入力して、リセット回路
またはコマンドラッチ回路２０からのクロック選択信号
により、カウンタ１３からの周波数ｆ1またはカウンタ
１４からの周波数ｆ2の一方を選択する。また、ＤＲＡ
Ｍコントロ−ル部１６は、リフレッシュ・コントロ−ル
部１５からのリフレッシュ間隔によりＲＡＳ（行アドレ
スストロ−ブ）とＣＡＳ（列アドレスストロ−ブ）のタ
イミングを発生してＤＲＡＭ１７のリフレッシュおよび
読み書きを制御する。
【０００７】ここでは、リフレッシュモ−ドとして、Ｃ
ＡＳビフォアＲＡＳ、つまり列アドレスを選択した後に
行アドレスを選択する方式を考える。短いリフレッシュ
間隔と長いリフレッシュ間隔の切り換えは、リフレッシ
ュ・コントロ−ル部１５において実行される。リフレッ
シュ・コントロ−ル部１５に対する切り換えのためのク
ロック選択信号は、切り換えスイッチ１９を介してリセ
ット回路からのリセット信号あるいはＣＰＵ２１からの
プログラムが用いられる。予めリセット回路またはＣＰ
Ｕ２１側のいずれかに、スイッチ１９を切り換えてお
く。リセット回路は、＋５Ｖに接続されたコンデンサと
そのコンデンサの端子に接続されたアンプ回路１８から
構成され、アンプ回路１８で電源（＋５Ｖ）のＯＮ／Ｏ
ＦＦを検出してリセット信号を発生する。リフレッシュ
・コントロ−ル部１５は、リセット（電源ＯＦＦ）のと
きには長いリフレッシュ間隔を選択し、リセット解除
（電源ＯＮ）のときには短いリフレッシュ間隔を選択す
る。一方、ＣＰＵ２１からの信号は、ＣＰＵ２１のプロ
グラムによりリフレッシュ間隔を決定して、いずれか一
方を選択する。短いリフレッシュ選択信号または長いリ
フレッシュ選択信号は、コマンドラッチ回路２０にラッ
チされた後、スイッチ１９を介してリフレッシュ・コン
トロ−ル部１５に送出される。
ＡＳビフォアＲＡＳ、つまり列アドレスを選択した後に
行アドレスを選択する方式を考える。短いリフレッシュ
間隔と長いリフレッシュ間隔の切り換えは、リフレッシ
ュ・コントロ−ル部１５において実行される。リフレッ
シュ・コントロ−ル部１５に対する切り換えのためのク
ロック選択信号は、切り換えスイッチ１９を介してリセ
ット回路からのリセット信号あるいはＣＰＵ２１からの
プログラムが用いられる。予めリセット回路またはＣＰ
Ｕ２１側のいずれかに、スイッチ１９を切り換えてお
く。リセット回路は、＋５Ｖに接続されたコンデンサと
そのコンデンサの端子に接続されたアンプ回路１８から
構成され、アンプ回路１８で電源（＋５Ｖ）のＯＮ／Ｏ
ＦＦを検出してリセット信号を発生する。リフレッシュ
・コントロ−ル部１５は、リセット（電源ＯＦＦ）のと
きには長いリフレッシュ間隔を選択し、リセット解除
（電源ＯＮ）のときには短いリフレッシュ間隔を選択す
る。一方、ＣＰＵ２１からの信号は、ＣＰＵ２１のプロ
グラムによりリフレッシュ間隔を決定して、いずれか一
方を選択する。短いリフレッシュ選択信号または長いリ
フレッシュ選択信号は、コマンドラッチ回路２０にラッ
チされた後、スイッチ１９を介してリフレッシュ・コン
トロ−ル部１５に送出される。
【０００８】ＤＲＡＭ１７をバックアップしないシステ
ムにおいては、ＤＲＡＭ１７はノ−マル品（リフレッシ
ュ間隔は、ｍａｘ１５．６μｓ）でよく、ここでは短い
リフレッシュ間隔でリフレッシュを行う。リセット回路
で選択する場合には、電源ＯＮの通常時には、短いリフ
レッシュ間隔が選択されているので問題はない。しか
し、ＣＰＵ２１でリフレッシュ間隔を選択する場合に
は、短いリフレッシュ間隔を設定することにより動作さ
せる必要がある。この場合、電源がＯＦＦしても、バッ
クアップの必要がないため、バッテリ−は不要である。
一方、ＤＲＡＭ１７をバックアップするシステムにおい
ては、ＤＲＡＭ１７はロ−パワ−品（リフレッシュ間隔
は、ｍａｘ１２５μｓ）である必要がある。ロ−パワ−
品は、短いリフレッシュ間隔でもまた長いリフレッシュ
間隔でも動作するが、バックアップ時には消費電力を押
えるために長いリフレッシュ間隔を選択する必要があ
る。リセット回路で選択する場合には、電源ＯＮのとき
には短いリフレッシュ間隔を選択しているので正常に動
作し、電源ＯＦＦのときには長いリフレッシュ間隔を選
択することにより、低消費電力でＤＲＡＭ１７のバック
アップを行う。一方、ＣＰＵ２１で選択する場合には、
プログラムにより長いリフレッシュ間隔を選択し、通常
動作およびバックアップ時とも長いリフレッシュ間隔で
リフレッシュを行う。バッアップモ−ドでは、当然のこ
とながら、発振源１２、カウンタ１４、リフレッシュコ
ントロ−ル部１５、ＤＲＡＭコントロ−ル部１６、コマ
ンドラッチ２０およびＤＲＡＭ１７は、バッテリ−バッ
クアップされている。
ムにおいては、ＤＲＡＭ１７はノ−マル品（リフレッシ
ュ間隔は、ｍａｘ１５．６μｓ）でよく、ここでは短い
リフレッシュ間隔でリフレッシュを行う。リセット回路
で選択する場合には、電源ＯＮの通常時には、短いリフ
レッシュ間隔が選択されているので問題はない。しか
し、ＣＰＵ２１でリフレッシュ間隔を選択する場合に
は、短いリフレッシュ間隔を設定することにより動作さ
せる必要がある。この場合、電源がＯＦＦしても、バッ
クアップの必要がないため、バッテリ−は不要である。
一方、ＤＲＡＭ１７をバックアップするシステムにおい
ては、ＤＲＡＭ１７はロ−パワ−品（リフレッシュ間隔
は、ｍａｘ１２５μｓ）である必要がある。ロ−パワ−
品は、短いリフレッシュ間隔でもまた長いリフレッシュ
間隔でも動作するが、バックアップ時には消費電力を押
えるために長いリフレッシュ間隔を選択する必要があ
る。リセット回路で選択する場合には、電源ＯＮのとき
には短いリフレッシュ間隔を選択しているので正常に動
作し、電源ＯＦＦのときには長いリフレッシュ間隔を選
択することにより、低消費電力でＤＲＡＭ１７のバック
アップを行う。一方、ＣＰＵ２１で選択する場合には、
プログラムにより長いリフレッシュ間隔を選択し、通常
動作およびバックアップ時とも長いリフレッシュ間隔で
リフレッシュを行う。バッアップモ−ドでは、当然のこ
とながら、発振源１２、カウンタ１４、リフレッシュコ
ントロ−ル部１５、ＤＲＡＭコントロ−ル部１６、コマ
ンドラッチ２０およびＤＲＡＭ１７は、バッテリ−バッ
クアップされている。
【０００９】図２は、本発明におけるリセット信号制御
のリフレッシュタイミングチャ−トである。図１におけ
るスイッチ１９をリセット回路側に切り換えておくこと
により、電源ＯＮ時にはアンプ回路１８がこの状態を検
出して、クロック選択信号としてリセット信号をリフレ
ッシュ・コントロ−ル部１５に送出するので、リフレッ
シュ・コントロ−ル部１５は短いリフレッシュ間隔の周
波数ｆ1を選択して、ＤＲＡＭコントロ−ル部１６に送
出する。これにより、ＤＲＡＭコントロ−ル部１６は図
２の左側に示すＣＡＳ、ＲＡＳのタイミングを発生して
ＤＲＡＭ１７を制御する。電源がＯＦＦになると、アン
プ回路１８がこの状態を検出してリセット信号をリフレ
ッシュ・コントロ−ル部１５に送出することにより、リ
フレッシュ・コントロ−ル部１５は長いリフレッシュ間
隔の周波数ｆ2を選択して、ＤＲＡＭコントロ−ル部１
６に送出する。これにより、ＤＲＡＭコントロ−ル部１
６は図２の右側に示すＣＡＳ、ＲＡＳのタイミングを発
生してＤＲＡＭ１７を制御する。
のリフレッシュタイミングチャ−トである。図１におけ
るスイッチ１９をリセット回路側に切り換えておくこと
により、電源ＯＮ時にはアンプ回路１８がこの状態を検
出して、クロック選択信号としてリセット信号をリフレ
ッシュ・コントロ−ル部１５に送出するので、リフレッ
シュ・コントロ−ル部１５は短いリフレッシュ間隔の周
波数ｆ1を選択して、ＤＲＡＭコントロ−ル部１６に送
出する。これにより、ＤＲＡＭコントロ−ル部１６は図
２の左側に示すＣＡＳ、ＲＡＳのタイミングを発生して
ＤＲＡＭ１７を制御する。電源がＯＦＦになると、アン
プ回路１８がこの状態を検出してリセット信号をリフレ
ッシュ・コントロ−ル部１５に送出することにより、リ
フレッシュ・コントロ−ル部１５は長いリフレッシュ間
隔の周波数ｆ2を選択して、ＤＲＡＭコントロ−ル部１
６に送出する。これにより、ＤＲＡＭコントロ−ル部１
６は図２の右側に示すＣＡＳ、ＲＡＳのタイミングを発
生してＤＲＡＭ１７を制御する。
【００１０】図３は、本発明におけるプログラム制御の
リフレッシュタイミングチャ−トである。図１における
スイッチ１９をＣＰＵ２１側に切り換えておくことによ
り、短いリフレッシュ選択の設定時には、プログラムに
より短いリフレッシュ選択信号を送出し、コマンドラッ
チ回路２０を介してリフレッシュ・コントロ−ル部１５
に送出する。これにより、リフレッシュ・コントロ−ル
部１５は短いリフレッシュ間隔の周波数ｆ1を選択し
て、ＤＲＡＭコントロ−ル部１６に送出する。ＤＲＡＭ
コントロ−ル部１６は、図３の左側に示すＣＡＳ、ＲＡ
Ｓのタイミングを発生してＤＲＡＭ１７を制御する。一
方、長いリフレッシュ選択の設定時には、プログラムに
より長いリフレッシュ選択信号を送出する。これによ
り、リフレッシュ・コントロ−ル部１５は長いリフレッ
シュ間隔の周波数ｆ2を選択して、ＤＲＡＭコントロ−
ル部１６に送出する。ＤＲＡＭコントロ−ル部１６は、
図３の右側に示すＣＡＳ、ＲＡＳのタイミングを発生し
てＤＲＡＭ１７を制御する。
リフレッシュタイミングチャ−トである。図１における
スイッチ１９をＣＰＵ２１側に切り換えておくことによ
り、短いリフレッシュ選択の設定時には、プログラムに
より短いリフレッシュ選択信号を送出し、コマンドラッ
チ回路２０を介してリフレッシュ・コントロ−ル部１５
に送出する。これにより、リフレッシュ・コントロ−ル
部１５は短いリフレッシュ間隔の周波数ｆ1を選択し
て、ＤＲＡＭコントロ−ル部１６に送出する。ＤＲＡＭ
コントロ−ル部１６は、図３の左側に示すＣＡＳ、ＲＡ
Ｓのタイミングを発生してＤＲＡＭ１７を制御する。一
方、長いリフレッシュ選択の設定時には、プログラムに
より長いリフレッシュ選択信号を送出する。これによ
り、リフレッシュ・コントロ−ル部１５は長いリフレッ
シュ間隔の周波数ｆ2を選択して、ＤＲＡＭコントロ−
ル部１６に送出する。ＤＲＡＭコントロ−ル部１６は、
図３の右側に示すＣＡＳ、ＲＡＳのタイミングを発生し
てＤＲＡＭ１７を制御する。
【００１１】図１において、一般に時計機能を備えたシ
ステムでは、リアルタイムクロック（時計用ＩＣ）と３
２．７６８ＫＨｚの発振子を具備している。通常、これ
らの発振子はバッテリ−バックアップされている。そこ
で、このようなシステムでは、この３２．７６８ＫＨｚ
を長いリフレッシュ間隔用の発振源（Ｘtal２）１２と
して利用することにより、ＤＲＡＭバックアップシステ
ムのコストダウンとなる。一方、短いリフレッシュ間隔
用の周波数ｆ1としては、この３２．７６８ＫＨｚを１
／４分周することにより、１２２μｓのリフレッシュ間
隔を生成することができる。なお、ＤＲＡＭのバックア
ップに必要なブロックのみをバックアップすることも可
能であり、この場合には、バックアップの必要なブロッ
クのみに長いリフレッシュ間隔のＣＡＳ，ＲＡＳタイミ
ングを送出すればよい。このように、本発明において
は、（ａ）異なるリフレッシュ間隔を持っているので、
異なった種類のＤＲＡＭ、例えば実施例におけるノ−マ
ル品、ロ−パワ−品に対応することができる。また、
（ｂ）異なるリフレッシュ間隔をプログラマブルに切り
換えられるので、異なった種類のＤＲＡＭを任意に使用
することができ、また、バックアップ時のタイミングを
発生させることができる。また、（ｃ）異なるリフレッ
シュ間隔を電源のＯＮ／ＯＦＦで切り換えられるので、
バックアップ時のタイミングを発生させることができ
る。また、（ｄ）バックアップ時のリフレッシュ用発振
源として、リアルタイムクロックの発振源を利用するこ
とにより、特別な発振源を設ける必要がないので、コス
トダウンとなる。さらに、（ｅ）ＤＲＡＭをバックアッ
プすることができるので、停電時等にもメモリの保護が
可能となる。
ステムでは、リアルタイムクロック（時計用ＩＣ）と３
２．７６８ＫＨｚの発振子を具備している。通常、これ
らの発振子はバッテリ−バックアップされている。そこ
で、このようなシステムでは、この３２．７６８ＫＨｚ
を長いリフレッシュ間隔用の発振源（Ｘtal２）１２と
して利用することにより、ＤＲＡＭバックアップシステ
ムのコストダウンとなる。一方、短いリフレッシュ間隔
用の周波数ｆ1としては、この３２．７６８ＫＨｚを１
／４分周することにより、１２２μｓのリフレッシュ間
隔を生成することができる。なお、ＤＲＡＭのバックア
ップに必要なブロックのみをバックアップすることも可
能であり、この場合には、バックアップの必要なブロッ
クのみに長いリフレッシュ間隔のＣＡＳ，ＲＡＳタイミ
ングを送出すればよい。このように、本発明において
は、（ａ）異なるリフレッシュ間隔を持っているので、
異なった種類のＤＲＡＭ、例えば実施例におけるノ−マ
ル品、ロ−パワ−品に対応することができる。また、
（ｂ）異なるリフレッシュ間隔をプログラマブルに切り
換えられるので、異なった種類のＤＲＡＭを任意に使用
することができ、また、バックアップ時のタイミングを
発生させることができる。また、（ｃ）異なるリフレッ
シュ間隔を電源のＯＮ／ＯＦＦで切り換えられるので、
バックアップ時のタイミングを発生させることができ
る。また、（ｄ）バックアップ時のリフレッシュ用発振
源として、リアルタイムクロックの発振源を利用するこ
とにより、特別な発振源を設ける必要がないので、コス
トダウンとなる。さらに、（ｅ）ＤＲＡＭをバックアッ
プすることができるので、停電時等にもメモリの保護が
可能となる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
異なるリフレッシュ間隔を備えているため、異なった種
類のＤＲＡＭに対応することができる。また、異なるリ
フレッシュ間隔をプログラマブルに切り換えられるとと
もに、電源のＯＮ／ＯＦＦによっても切り換えられるの
で、異なった種類のＤＲＡＭを任意に使用することがで
きる。その結果、停電時にもメモリ内容を破壊せずに、
保護することができる。さらに、リアルクタイムクロッ
ク用の発振源を利用することにより、コストダウンが可
能である。
異なるリフレッシュ間隔を備えているため、異なった種
類のＤＲＡＭに対応することができる。また、異なるリ
フレッシュ間隔をプログラマブルに切り換えられるとと
もに、電源のＯＮ／ＯＦＦによっても切り換えられるの
で、異なった種類のＤＲＡＭを任意に使用することがで
きる。その結果、停電時にもメモリ内容を破壊せずに、
保護することができる。さらに、リアルクタイムクロッ
ク用の発振源を利用することにより、コストダウンが可
能である。
【００１３】
【図１】本発明の一実施例を示すＤＲＡＭ制御回路のブ
ロック図である。
ロック図である。
【図２】本発明におけるリセット信号制御のリフレッシ
ュタイミングチャ−トである。
ュタイミングチャ−トである。
【図３】本発明におけるプログラム制御のリフレッシュ
タイミングチャ−トである。
タイミングチャ−トである。
１１，１２ 発振源 １３，１４ カウンタ １５ リフレッシュ・コントロ−ル部 １６ ＤＲＡＭコントロ−ル部 １７ ＤＲＡＭ １８ アンプ回路 １９ スイッチ ２０ コマンドラッチ ２１ ＣＰＵ
Claims (9)
- 【請求項１】 発振源および該発振源で発振した信号周
波数を分割するためのカウンタにより、ＤＲＡＭのリフ
レッシュ間隔を制御するＤＲＡＭ制御方法において、複
数組の発振源およびカウンタにより発生された異なるリ
フレッシュ間隔の中から１つだけ、使用するＤＲＡＭの
種類に適合したリフレッシュ間隔を選択し、選択された
リフレッシュ間隔に基づいてリフレッシュのためのタイ
ミングを発生することを特徴とするＤＲＡＭ制御方法。 - 【請求項２】 請求項１に記載のＤＲＡＭ制御方法にお
いて、上記リフレッシュ間隔の選択をＣＰＵからのクロ
ック選択信号によりプログラマブルに行い、かつＤＲＡ
Ｍをバックアップする場合には、間隔の長いリフレッシ
ュ周波数を選択するようにしたことを特徴とするＤＲＡ
Ｍ制御方法。 - 【請求項３】 請求項１に記載のＤＲＡＭ制御方法にお
いて、上記発振源およびカウンタを２組用い、２つのリ
フレッシュ間隔の切り換えを電源のＯＮ／ＯＦＦを検出
するリセット信号により行い、電源ＯＮ時には短い間隔
のリフレッシュを、電源ＯＦＦ時には長い間隔のリフレ
ッシュを選択することを特徴とするＤＲＡＭ制御方法。 - 【請求項４】 請求項１，２または３に記載のＤＲＡＭ
制御方法において、上記複数組の発振源およびカウンタ
のうち、長いリフレッシュ間隔を発生する発振源および
カウンタと、該発振源およびカウンタを選択するリフレ
ッシュ・コントロ−ル手段と、ＤＲＡＭのリフレッシュ
を制御するＤＲＡＭコントロ−ル手段と、制御されるＤ
ＲＡＭとを、電源停電時にはバッテリ−バックアップす
るようにしたことを特徴とするＤＲＡＭ制御方法。 - 【請求項５】 請求項４に記載のＤＲＡＭ制御方法にお
いて、上記長いリフレッシュ間隔を発生する発振源とし
て、バッテリ−バックアップのリアルタイムクロックの
発振源を使用することを特徴とするＤＲＡＭ制御方法。 - 【請求項６】 異なるリフレッシュ間隔を発生する２つ
のリフレッシュ間隔発生手段と、該リフレッシュ間隔発
生手段により発生された間隔に基づいてリフレッシュの
ためのタイミングを発生するＤＲＡＭコントロ−ル手段
と、該リフレッシュ間隔発生手段およびＤＲＡＭコント
ロ−ル手段に電圧を供給する電源のＯＮ／ＯＦＦを検出
する手段とを有し、上記２つのうち長い方のリフレッシ
ュ間隔を発生する発生手段と上記ＤＲＡＭコントロ−ル
手段と該コントロ−ル手段により制御されるＤＲＡＭと
をバッテリ−バックアップし、上記電源がＯＮのときに
は上記２つのうち短い方のリフレッシュ間隔を選択し、
上記電源がＯＦＦのときには長い方のリフレッシュ間隔
を選択して上記ＤＲＡＭをリフレッシュすることを特徴
とするＤＲＡＭ制御装置。 - 【請求項７】 請求項６に記載のＤＲＡＭ制御装置にお
いて、上記長い方のリフレッシュ間隔を発生する発生手
段として、バッテリ−バックアップされたリアルタイム
クロックの発振源を使用したことを特徴とするＤＲＡＭ
制御装置。 - 【請求項８】 異なるリフレッシュ間隔を発生する２つ
のリフレッシュ間隔発生手段と、リフレッシュ間隔をプ
ログラマブルに選択する選択手段と、該選択手段により
選択されたリフレッシュ間隔に基づいてリフレッシュの
ためのタイミングを発生するＤＲＡＭコントロ−ル手段
とを有し、上記２つのうち長い方のリフレッシュ間隔を
発生する発生手段と上記ＤＲＡＭコントロ−ル手段と該
コントロ−ル手段により制御されるＤＲＡＭとをバッテ
リ−バックアップし、バックアップを行う場合には長い
方のリフレッシュ間隔を選択して上記ＤＲＡＭをリフレ
ッシュすることを特徴とするＤＲＡＭ制御装置。 - 【請求項９】 請求項８に記載のＤＲＡＭ制御装置にお
いて、上記長い方のリフレッシュ間隔を発生する発生手
段として、バッテリ−バックアップされたリアルタイム
クロックの発振源を使用したことを特徴とするＤＲＡＭ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189101A JPH0636559A (ja) | 1992-07-16 | 1992-07-16 | Ｄｒａｍ制御方法および制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189101A JPH0636559A (ja) | 1992-07-16 | 1992-07-16 | Ｄｒａｍ制御方法および制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636559A true JPH0636559A (ja) | 1994-02-10 |
Family
ID=16235375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189101A Pending JPH0636559A (ja) | 1992-07-16 | 1992-07-16 | Ｄｒａｍ制御方法および制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037501A1 (fr) * | 2000-10-30 | 2002-05-10 | Nec Electronics Corporation | Memoire a semi-conducteurs, procede pour commander son rafraichissement et procede pour regler une zone specifique d'ensembles de cellules de memoire afin de mettre en oeuvre le procede de commande |
| JP2006216224A (ja) * | 2005-02-04 | 2006-08-17 | Stmicroelectronics Sa | 携帯端末用ダイナミックメモリ |
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
-
1992
- 1992-07-16 JP JP4189101A patent/JPH0636559A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037501A1 (fr) * | 2000-10-30 | 2002-05-10 | Nec Electronics Corporation | Memoire a semi-conducteurs, procede pour commander son rafraichissement et procede pour regler une zone specifique d'ensembles de cellules de memoire afin de mettre en oeuvre le procede de commande |
| US6898142B2 (en) | 2000-10-30 | 2005-05-24 | Nec Electronics Corporation | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method |
| JP2010033702A (ja) * | 2002-08-12 | 2010-02-12 | Samsung Electronics Co Ltd | リフレッシュフラグを発生させる半導体メモリシステム |
| JP2006216224A (ja) * | 2005-02-04 | 2006-08-17 | Stmicroelectronics Sa | 携帯端末用ダイナミックメモリ |
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