JPH0628856A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0628856A JPH0628856A JP4183905A JP18390592A JPH0628856A JP H0628856 A JPH0628856 A JP H0628856A JP 4183905 A JP4183905 A JP 4183905A JP 18390592 A JP18390592 A JP 18390592A JP H0628856 A JPH0628856 A JP H0628856A
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- bli
- signal
- control signal
- boost circuit
- boost
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Abstract
(57)【要約】
【構成】 ！(CAS)before！(RAS)リフレッシュ時、セン
ス開始時に活性化する信号と、センス終了後に活性化す
る信号を用いて、センス終了後は、ＢＬＩのブーストレ
ベル保持を、やめる様にする。 【効果】 ＣＢＲリフレッシュ時、ブースト信号の無駄
な保持を、やめることにより、消費電流を低減できる。
ス開始時に活性化する信号と、センス終了後に活性化す
る信号を用いて、センス終了後は、ＢＬＩのブーストレ
ベル保持を、やめる様にする。 【効果】 ＣＢＲリフレッシュ時、ブースト信号の無駄
な保持を、やめることにより、消費電流を低減できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＲＡＭにおける、
！(CAS)before！(RAS)リフレッシュ（以下、「ＣＢＲリ
フレッシュ」と略記する。）時に消費電流を低減するブ
ースト回路を備えた半導体記憶装置に関するものであ
る。なお、！()はオーバーラインを表し、（）内は負論
理を意味する。
！(CAS)before！(RAS)リフレッシュ（以下、「ＣＢＲリ
フレッシュ」と略記する。）時に消費電流を低減するブ
ースト回路を備えた半導体記憶装置に関するものであ
る。なお、！()はオーバーラインを表し、（）内は負論
理を意味する。
【０００２】
【従来の技術】従来の半導体記憶装置の構成を図５及び
図６を参照しながら説明する。図５は、従来の半導体記
憶装置のセンスアンプ付近を示す回路図であり、図６
は、従来の半導体記憶装置のＢＬＩブースト回路であ
る。
図６を参照しながら説明する。図５は、従来の半導体記
憶装置のセンスアンプ付近を示す回路図であり、図６
は、従来の半導体記憶装置のＢＬＩブースト回路であ
る。
【０００３】図５において、１はセンスアンプ、２及び
３はビット線、４及び５はビット線切り離し信号線（Ｂ
ＬＩＬ、ＢＬＩＲ）、６及び７はメモリセル、８及び９
はワード線（ＷＬ０、ＷＬ１）である。なお、ａ、ｂ、
ｃ及びｄは、ｎ−チャネルトランジスタである。
３はビット線、４及び５はビット線切り離し信号線（Ｂ
ＬＩＬ、ＢＬＩＲ）、６及び７はメモリセル、８及び９
はワード線（ＷＬ０、ＷＬ１）である。なお、ａ、ｂ、
ｃ及びｄは、ｎ−チャネルトランジスタである。
【０００４】図６において、１０はブースト回路、１１
はＮＡＮＤゲート、１２は信号線昇圧部、１３はブース
トレベルを保持するリングオシレータ、１４はクランプ
回路である。
はＮＡＮＤゲート、１２は信号線昇圧部、１３はブース
トレベルを保持するリングオシレータ、１４はクランプ
回路である。
【０００５】図５に示す様なシェアードセンスアンプ方
式において、左右からセンスアンプ１に接続されている
ビット線２、３のうち、片側を選択し、その反対側を非
選択とする場合、図５上のｎ−チャネルトランジスタ
ａ、ｂ、ｃ及びｄによって切り換えを行っている。ま
た、このｎ−チャネルトランジスタａ、ｂ、ｃ及びｄの
ゲートに接続されており、ｎ−チャネルトランジスタ
ａ、ｂ、ｃ及びｄを活性又は非活性とする制御信号が信
号線４及び５に供給されるビット線切り離し信号（ＢＬ
ＩＬ及びＢＬＩＲ）である。
式において、左右からセンスアンプ１に接続されている
ビット線２、３のうち、片側を選択し、その反対側を非
選択とする場合、図５上のｎ−チャネルトランジスタ
ａ、ｂ、ｃ及びｄによって切り換えを行っている。ま
た、このｎ−チャネルトランジスタａ、ｂ、ｃ及びｄの
ゲートに接続されており、ｎ−チャネルトランジスタ
ａ、ｂ、ｃ及びｄを活性又は非活性とする制御信号が信
号線４及び５に供給されるビット線切り離し信号（ＢＬ
ＩＬ及びＢＬＩＲ）である。
【０００６】次に、動作について図７を参照しながら説
明する。図７は、従来の半導体記憶装置のブースト回路
の動作をしめすタイミングチャートである。図７におい
て、（ａ）は！(RAS)（RAS：ロー・アドレス・ストロー
ブ）、（ｂ）は！(CAS)（CAS：コラム・アドレス・スト
ローブ）、（ｃ）はＢＬＩ（ビット線切り離し信号）の
各信号を示す。
明する。図７は、従来の半導体記憶装置のブースト回路
の動作をしめすタイミングチャートである。図７におい
て、（ａ）は！(RAS)（RAS：ロー・アドレス・ストロー
ブ）、（ｂ）は！(CAS)（CAS：コラム・アドレス・スト
ローブ）、（ｃ）はＢＬＩ（ビット線切り離し信号）の
各信号を示す。
【０００７】！(CAS)の立ち下がり後、！(RAS)を立ち下
げるという信号入力方法で開始されるＣＢＲリフレッシ
ュにおいて、このＣＢＲリフレッシュ開始時、つまり！
(CAS)の立ち下がり後、！(RAS)が立ち下がることによっ
て、図６に示すブースト回路１０（ＢＬＩ昇圧回路）の
制御信号ＢＢが立ち上がる（活性化する）。この制御信
号ＢＢが立ち上がることにより、図６のブースト回路１
０は、活性化される。
げるという信号入力方法で開始されるＣＢＲリフレッシ
ュにおいて、このＣＢＲリフレッシュ開始時、つまり！
(CAS)の立ち下がり後、！(RAS)が立ち下がることによっ
て、図６に示すブースト回路１０（ＢＬＩ昇圧回路）の
制御信号ＢＢが立ち上がる（活性化する）。この制御信
号ＢＢが立ち上がることにより、図６のブースト回路１
０は、活性化される。
【０００８】この時、例えば、図５のセンスアンプ１の
左側のビット線２のデータをセンスアンプ１が取り込む
場合、ｎ−チャネルトランジスタａ及びｂは、ブースト
回路１０によってブーストされたＢＬＩＬによって、強
いＯＮ状態となり、ｎ−チャネルトランジスタｃ及びｄ
は、ＢＬＩＲの立ち下がりより、ＯＦＦする。この状態
でセンスアンプ１は、センスを開始し、左側のビット線
２、３に、もとのデータをリストアすることにより、セ
ンス終了となる。
左側のビット線２のデータをセンスアンプ１が取り込む
場合、ｎ−チャネルトランジスタａ及びｂは、ブースト
回路１０によってブーストされたＢＬＩＬによって、強
いＯＮ状態となり、ｎ−チャネルトランジスタｃ及びｄ
は、ＢＬＩＲの立ち下がりより、ＯＦＦする。この状態
でセンスアンプ１は、センスを開始し、左側のビット線
２、３に、もとのデータをリストアすることにより、セ
ンス終了となる。
【０００９】この時点では、図６に示すリングオシレー
タ１３により、ＢＬＩＬは、ブーストレベルを維持して
る。その後、ＣＢＲリフレッシュの終了、つまり、！(R
AS)及び！(CAS)が立ち上がり、制御信号ＢＢが立ち下が
ると、ブースト回路（リングオシレータ１３を含む）１
０は、非活性となり、ＢＬＩＬは、もとのＶCCレベルに
立ち下がる。この一連の動作時のそれぞれの信号のタイ
ミング波形を表したものが図７である。以下で述べるＢ
ＬＩ信号とは、選択側、つまり、ブーストされる側の信
号であるものとする。
タ１３により、ＢＬＩＬは、ブーストレベルを維持して
る。その後、ＣＢＲリフレッシュの終了、つまり、！(R
AS)及び！(CAS)が立ち上がり、制御信号ＢＢが立ち下が
ると、ブースト回路（リングオシレータ１３を含む）１
０は、非活性となり、ＢＬＩＬは、もとのＶCCレベルに
立ち下がる。この一連の動作時のそれぞれの信号のタイ
ミング波形を表したものが図７である。以下で述べるＢ
ＬＩ信号とは、選択側、つまり、ブーストされる側の信
号であるものとする。
【００１０】図８は、従来の半導体記憶装置のワード線
ブースト回路１５を示す回路図である。図８において、
ＮＡＮＤゲート１６〜クランプ回路１９は、図６に示す
ＢＬＩブースト回路１０のＮＡＮＤゲート１１〜クラン
プ回路１４と同様である。また、ＷＤはワードドライバ
制御信号、ＷＬはワード線信号である。
ブースト回路１５を示す回路図である。図８において、
ＮＡＮＤゲート１６〜クランプ回路１９は、図６に示す
ＢＬＩブースト回路１０のＮＡＮＤゲート１１〜クラン
プ回路１４と同様である。また、ＷＤはワードドライバ
制御信号、ＷＬはワード線信号である。
【００１１】ワード線ブースト回路１５は、ワード線信
号ＷＬを、図５に示すワード線８、９に出力して、前述
したＢＬＩブースト回路１０と同様に動作する。
号ＷＬを、図５に示すワード線８、９に出力して、前述
したＢＬＩブースト回路１０と同様に動作する。
【００１２】
【発明が解決しようとする課題】上述したような従来の
半導体記憶装置のＢＬＩブースト回路では、ＣＢＲリフ
レッシュ時に、ブーストされたＢＬＩ信号は、図７
（ｃ）に示す様に、ＣＢＲリフレッシュ終了時、つまり
！(RAS)及び！(CAS)が非活性になるまで、ブーストレベ
ルを保持していた。本来ならばＣＢＲリフレッシュにお
いては、センスが終了した時点で、ＢＬＩ信号は、ブー
ストレベルを保つ必要はないので、従来は、無駄な電流
を消費していたという問題点があった。また、ワード線
ブースト回路も同様の問題点があった。
半導体記憶装置のＢＬＩブースト回路では、ＣＢＲリフ
レッシュ時に、ブーストされたＢＬＩ信号は、図７
（ｃ）に示す様に、ＣＢＲリフレッシュ終了時、つまり
！(RAS)及び！(CAS)が非活性になるまで、ブーストレベ
ルを保持していた。本来ならばＣＢＲリフレッシュにお
いては、センスが終了した時点で、ＢＬＩ信号は、ブー
ストレベルを保つ必要はないので、従来は、無駄な電流
を消費していたという問題点があった。また、ワード線
ブースト回路も同様の問題点があった。
【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、半導体記憶装置のＣＢＲリフ
レッシュ時における消費電流を低減することができる半
導体記憶装置を得ることを目的としている。
るためになされたもので、半導体記憶装置のＣＢＲリフ
レッシュ時における消費電流を低減することができる半
導体記憶装置を得ることを目的としている。
【００１４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、センス開始時に活性化するＢＬＩブースト回
路の制御信号ＢＢと、ＣＢＲリフレッシュ時に、センス
終了後、活性化する制御信号、例えば上記ＢＢ信号の遅
延反転信号であるＢＢＤ信号を、ＢＬＩブースト回路に
入力することにより、センス終了後、直ちに、ＢＬＩ信
号を、ＶCCあるいは、ＧＮＤレベルに立ち下げるように
したものである。
憶装置は、センス開始時に活性化するＢＬＩブースト回
路の制御信号ＢＢと、ＣＢＲリフレッシュ時に、センス
終了後、活性化する制御信号、例えば上記ＢＢ信号の遅
延反転信号であるＢＢＤ信号を、ＢＬＩブースト回路に
入力することにより、センス終了後、直ちに、ＢＬＩ信
号を、ＶCCあるいは、ＧＮＤレベルに立ち下げるように
したものである。
【００１５】また、この発明に係る半導体記憶装置は、
センス開始時に活性化するワード線ブースト回路の制御
信号ＢＢと、ＣＢＲリフレッシュ時に、センス終了後、
活性化する制御信号、例えば上記ＢＢ信号の遅延反転信
号であるＢＢＤ信号を、ワード線ブースト回路に入力す
ることにより、センス終了後、直ちに、ワード線のレベ
ルを、ＶCCあるいは、ＧＮＤレベルに立ち下げるように
したものである。
センス開始時に活性化するワード線ブースト回路の制御
信号ＢＢと、ＣＢＲリフレッシュ時に、センス終了後、
活性化する制御信号、例えば上記ＢＢ信号の遅延反転信
号であるＢＢＤ信号を、ワード線ブースト回路に入力す
ることにより、センス終了後、直ちに、ワード線のレベ
ルを、ＶCCあるいは、ＧＮＤレベルに立ち下げるように
したものである。
【００１６】
【作用】この発明における、半導体記憶装置のＢＬＩブ
ースト回路又はワード線ブースト回路は、例えばＣＢＲ
リフレッシュ時、センス開始時に活性化する制御信号Ｂ
Ｂとセンス終了時に活性化する制御信号ＢＢＤによって
制御されることにより、ＢＬＩ信号又はワード線信号に
おけるブーストレベルの、無駄な保持をやめることがで
きる。
ースト回路又はワード線ブースト回路は、例えばＣＢＲ
リフレッシュ時、センス開始時に活性化する制御信号Ｂ
Ｂとセンス終了時に活性化する制御信号ＢＢＤによって
制御されることにより、ＢＬＩ信号又はワード線信号に
おけるブーストレベルの、無駄な保持をやめることがで
きる。
【００１７】
実施例１．以下、この発明の実施例１の構成について図
１を参照しながら説明する。図１は、この発明の実施例
１のＢＬＩブースト回路を示す回路である。
１を参照しながら説明する。図１は、この発明の実施例
１のＢＬＩブースト回路を示す回路である。
【００１８】図１において、実施例１のＢＬＩブースト
回路１０Ａは、従来のＢＬＩブースト回路１０における
ＮＡＮＤゲート１１の一方の入力側にＡＮＤゲート２０
を新たに追加したものであり、他の構成は同様である。
なお、センスアンプ付近は従来と同様である。
回路１０Ａは、従来のＢＬＩブースト回路１０における
ＮＡＮＤゲート１１の一方の入力側にＡＮＤゲート２０
を新たに追加したものであり、他の構成は同様である。
なお、センスアンプ付近は従来と同様である。
【００１９】図１における制御信号ＢＢはＣＢＲリフレ
ッシュ開始時、ブースト回路１０Ａを活性化するための
信号であり、また、制御信号ＢＢＤは、例えば、制御信
号ＢＢの遅延反転信号であり、センス終了時、活性化さ
れるものとする。上記制御信号ＢＢおよびＢＢＤのＣＢ
Ｒリフレッシュ時におけるタイミング波形を！(RAS),！
(CAS)，ＢＬＩのタイミング波形とともに図２に示す。
ッシュ開始時、ブースト回路１０Ａを活性化するための
信号であり、また、制御信号ＢＢＤは、例えば、制御信
号ＢＢの遅延反転信号であり、センス終了時、活性化さ
れるものとする。上記制御信号ＢＢおよびＢＢＤのＣＢ
Ｒリフレッシュ時におけるタイミング波形を！(RAS),！
(CAS)，ＢＬＩのタイミング波形とともに図２に示す。
【００２０】次に、実施例１の動作を図２を参照しなが
ら説明する。図１はＢＬＩのブースト回路（昇圧回路）
１０Ａを表しており、ＢＬＩをブーストする信号線昇圧
部１２、ブーストレベルを維持するためのリングオシレ
ータ１３、クランプ回路１４等から構成されている。
ら説明する。図１はＢＬＩのブースト回路（昇圧回路）
１０Ａを表しており、ＢＬＩをブーストする信号線昇圧
部１２、ブーストレベルを維持するためのリングオシレ
ータ１３、クランプ回路１４等から構成されている。
【００２１】この発明の目的である、消費電流の低減を
実現するためには、センス終了時に、ブーストレベルを
維持するためのリングオシレータ１３を非活性にすれば
よく、以下その動作を説明する。
実現するためには、センス終了時に、ブーストレベルを
維持するためのリングオシレータ１３を非活性にすれば
よく、以下その動作を説明する。
【００２２】図２に示す様に、！(RAS)及び！(CAS)が立
ち上がる前、つまりスタンドバイ時には、ブースト回路
１０Ａの制御信号ＢＢはＬｏｗ状態、制御信号ＢＢＤは
Ｈｉｇｈ状態になっている。！(CAS)が立ち下がり続い
て、！(RAS)が立ち下がることによりＣＢＲリフレッシ
ュが開始され、制御信号ＢＢは、立ち上がり、又、その
時点では、制御信号ＢＢＤは、Ｈｉｇｈ状態を保ったま
まなので、図１のＢＬＩブースト回路が、活性化する。
ち上がる前、つまりスタンドバイ時には、ブースト回路
１０Ａの制御信号ＢＢはＬｏｗ状態、制御信号ＢＢＤは
Ｈｉｇｈ状態になっている。！(CAS)が立ち下がり続い
て、！(RAS)が立ち下がることによりＣＢＲリフレッシ
ュが開始され、制御信号ＢＢは、立ち上がり、又、その
時点では、制御信号ＢＢＤは、Ｈｉｇｈ状態を保ったま
まなので、図１のＢＬＩブースト回路が、活性化する。
【００２３】このことにより、図１に示されるＡ部は、
点線で囲まれた信号線昇圧部１２により、２ＶCCまでブ
ーストされるが、点線で囲まれたリングオシレータ１３
及びクランプ回路１４によって制御され、ＢＬＩのレベ
ルは２ＶCC−２Ｖth（Ｖthはトランジスタのしきい値電
圧）を維持することになる。その後、センスが終了する
と、例えば、ＢＬＩブースト回路１０Ａの制御信号ＢＢ
の遅延反転信号である制御信号ＢＢＤは立ち下がり、信
号線昇圧部１２、及びリングオシレータ１３は非活性と
なり、ＢＬＩはＶCCレベルに降圧される。以後、ＢＬＩ
はＶCCレベルを保ち、！(RAS)及び！(CAS)の立ち上がり
により、ＣＢＲリフレッシュは終了となる。
点線で囲まれた信号線昇圧部１２により、２ＶCCまでブ
ーストされるが、点線で囲まれたリングオシレータ１３
及びクランプ回路１４によって制御され、ＢＬＩのレベ
ルは２ＶCC−２Ｖth（Ｖthはトランジスタのしきい値電
圧）を維持することになる。その後、センスが終了する
と、例えば、ＢＬＩブースト回路１０Ａの制御信号ＢＢ
の遅延反転信号である制御信号ＢＢＤは立ち下がり、信
号線昇圧部１２、及びリングオシレータ１３は非活性と
なり、ＢＬＩはＶCCレベルに降圧される。以後、ＢＬＩ
はＶCCレベルを保ち、！(RAS)及び！(CAS)の立ち上がり
により、ＣＢＲリフレッシュは終了となる。
【００２４】この発明の実施例１は、前述したように、
！(CAS)before！(RAS)リフレッシュ時、センス開始時に
活性化する信号と、センス終了後に活性化する信号を用
いて、センス終了後は、ＢＬＩのブーストレベル保持
を、やめる様にする。その結果、ＣＢＲリフレッシュ
時、ブースト信号の無駄な保持をやめることにより、消
費電流を低減することができるという効果を奏する。
！(CAS)before！(RAS)リフレッシュ時、センス開始時に
活性化する信号と、センス終了後に活性化する信号を用
いて、センス終了後は、ＢＬＩのブーストレベル保持
を、やめる様にする。その結果、ＣＢＲリフレッシュ
時、ブースト信号の無駄な保持をやめることにより、消
費電流を低減することができるという効果を奏する。
【００２５】なお、上記実施例１では、センス終了後、
ＢＬＩは、ＶCCレベルを保つ様にしているが、センス終
了後からＣＢＲリフレッシュ終了時までは、図２（ｃ）
の点線で示すように、ＢＬＩはＧＮＤレベルであっても
良い。
ＢＬＩは、ＶCCレベルを保つ様にしているが、センス終
了後からＣＢＲリフレッシュ終了時までは、図２（ｃ）
の点線で示すように、ＢＬＩはＧＮＤレベルであっても
良い。
【００２６】実施例２．上記実施例１では、ＢＬＩ信号
について説明したがＣＢＲリフレッシュ時には、ワード
線もブーストされ、上記ＢＬＩ信号と同様のことが言え
るので、ワード線のレベルであっても良く、同様の効果
が得られる。図３にワード線ブースト回路の構成を示す
回路図、図４にＣＢＲリフレッシュ時の！(RAS)、！(CA
S)及びワード線のレベルのタイミング波形図を示す。
について説明したがＣＢＲリフレッシュ時には、ワード
線もブーストされ、上記ＢＬＩ信号と同様のことが言え
るので、ワード線のレベルであっても良く、同様の効果
が得られる。図３にワード線ブースト回路の構成を示す
回路図、図４にＣＢＲリフレッシュ時の！(RAS)、！(CA
S)及びワード線のレベルのタイミング波形図を示す。
【００２７】
【発明の効果】以上の様に、この発明によれば、センス
終了時のＢＬＩのブーストレベル維持をやめる様な回路
構成になっているので、ＣＢＲリフレッシュ時の消費電
流を低減することができるという効果を奏する。
終了時のＢＬＩのブーストレベル維持をやめる様な回路
構成になっているので、ＣＢＲリフレッシュ時の消費電
流を低減することができるという効果を奏する。
【００２８】また、この発明によれば、センス終了時の
ワード線のブーストレベル維持をやめる様な回路構成に
なっているので、ＣＢＲリフレッシュ時の消費電流を低
減することができるという効果を奏する。
ワード線のブーストレベル維持をやめる様な回路構成に
なっているので、ＣＢＲリフレッシュ時の消費電流を低
減することができるという効果を奏する。
【図１】この発明の実施例１のＢＬＩブースト回路を示
す回路図である。
す回路図である。
【図２】この発明の実施例１のＢＬＩブースト回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図３】この発明の実施例２のワード線ブースト回路を
示す回路図である。
示す回路図である。
【図４】この発明の実施例２の動作を示すタイミングチ
ャートである。
ャートである。
【図５】この発明及び従来の半導体記憶装置のセンスア
ンプ付近を示す図である。
ンプ付近を示す図である。
【図６】従来の半導体記憶装置のＢＬＩブースト回路を
示す回路図である。
示す回路図である。
【図７】従来の半導体記憶装置のＢＬＩブースト回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図８】従来の半導体記憶装置のワード線ブースト回路
を示す回路図である。
を示す回路図である。
１０Ａ ＢＬＩブースト回路 １１ ＮＡＮＤゲート １２ 信号線昇圧部 １３ リングオシレータ １４ クランプ回路 ２０ ＡＮＤゲート １５Ａ ワード線ブースト回路
Claims (2)
- 【請求項１】 ！(CAS)before！(RAS)リフレッシュ時に
おいて、シェアードセンスアンプに接続されるビット線
を選択する信号のブーストレベルの保持をセンス終了時
に停止するブースト回路を備えたことを特徴とする半導
体記憶装置。 - 【請求項２】 ！(CAS)before！(RAS)リフレッシュ時に
おいて、ワード線のブーストレベルの保持をセンス終了
時に停止するブースト回路を備えたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183905A JPH0628856A (ja) | 1992-07-10 | 1992-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183905A JPH0628856A (ja) | 1992-07-10 | 1992-07-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628856A true JPH0628856A (ja) | 1994-02-04 |
Family
ID=16143871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183905A Pending JPH0628856A (ja) | 1992-07-10 | 1992-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850454B2 (en) | 2003-01-29 | 2005-02-01 | Renesas Technology Corp. | Semiconductor memory device with reduced current consumption during standby state |
| KR100613049B1 (ko) * | 1999-12-28 | 2006-08-16 | 주식회사 하이닉스반도체 | 워드라인 전압 부스팅 회로 |
| JP2013004136A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置 |
-
1992
- 1992-07-10 JP JP4183905A patent/JPH0628856A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100613049B1 (ko) * | 1999-12-28 | 2006-08-16 | 주식회사 하이닉스반도체 | 워드라인 전압 부스팅 회로 |
| US6850454B2 (en) | 2003-01-29 | 2005-02-01 | Renesas Technology Corp. | Semiconductor memory device with reduced current consumption during standby state |
| JP2013004136A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置 |
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