JPH04360093A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH04360093A JPH04360093A JP3134705A JP13470591A JPH04360093A JP H04360093 A JPH04360093 A JP H04360093A JP 3134705 A JP3134705 A JP 3134705A JP 13470591 A JP13470591 A JP 13470591A JP H04360093 A JPH04360093 A JP H04360093A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000004913 activation Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 101000878457 Macrocallista nimbosa FMRFamide Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はリフレッシュ動作により
記憶情報の再書込を行なうダイナミック型半導体記憶装
置に関する。
記憶情報の再書込を行なうダイナミック型半導体記憶装
置に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭ（以下、ＤＲＡＭと
称す）に代表されるダイナミック型半導体メモリのメモ
リセルは、通常容量に情報を蓄えるように構成されてい
る。したがって、一度情報を書き込んでも長時間放置し
ておくと、電荷のリークによって情報が消滅してしまう
。このため、蓄積情報を定期的に読み出し増幅して再書
き込みするという、いわゆるリフレッシュ動作が必要で
ある。
称す）に代表されるダイナミック型半導体メモリのメモ
リセルは、通常容量に情報を蓄えるように構成されてい
る。したがって、一度情報を書き込んでも長時間放置し
ておくと、電荷のリークによって情報が消滅してしまう
。このため、蓄積情報を定期的に読み出し増幅して再書
き込みするという、いわゆるリフレッシュ動作が必要で
ある。
【０００３】図２にＤＲＡＭの基本的な構成例を示す。
今、メモリセル１に注目して、読み出し、書き込み、リ
フレッシュの３つの動作について説明する。まず、メモ
リセル１からの読み出しの場合、チップ外部からの図示
しない活性化信号を受けてワード線ＷＬ１が活性化し、
トランジスタＴ１を介してキャパシタＣ１に蓄えられて
いる情報がビット線ＢＬに読み出される。ビット線ＢＬ
とバーＢＬは、当初例えばＶｃｃ／２（Ｖｃｃ：電源電
圧）にプリチャージされており、ビット線ＢＬの電位は
キャパシタＣ１に蓄えられた情報に応じて変動する。こ
のとき、ビット線バーＢＬはＶｃｃ／２のままである。 このように生じたビット線ＢＬとバーＢＬの電位差をセ
ンスアンプ３を活性化することによって増幅し、その後
信号Ｙを活性化してセンスアンプ３によって増幅された
ビット線ＢＬ、バーＢＬの信号をトランジスタＴ３、Ｔ
４を介してデータバスＤＢ、バーＤＢに出力する。デー
タバスＤＢ、バーＤＢに読み出されたデータは、図示し
ない増幅回路および出力バッファを介して外部に出力さ
れる。
フレッシュの３つの動作について説明する。まず、メモ
リセル１からの読み出しの場合、チップ外部からの図示
しない活性化信号を受けてワード線ＷＬ１が活性化し、
トランジスタＴ１を介してキャパシタＣ１に蓄えられて
いる情報がビット線ＢＬに読み出される。ビット線ＢＬ
とバーＢＬは、当初例えばＶｃｃ／２（Ｖｃｃ：電源電
圧）にプリチャージされており、ビット線ＢＬの電位は
キャパシタＣ１に蓄えられた情報に応じて変動する。こ
のとき、ビット線バーＢＬはＶｃｃ／２のままである。 このように生じたビット線ＢＬとバーＢＬの電位差をセ
ンスアンプ３を活性化することによって増幅し、その後
信号Ｙを活性化してセンスアンプ３によって増幅された
ビット線ＢＬ、バーＢＬの信号をトランジスタＴ３、Ｔ
４を介してデータバスＤＢ、バーＤＢに出力する。デー
タバスＤＢ、バーＤＢに読み出されたデータは、図示し
ない増幅回路および出力バッファを介して外部に出力さ
れる。
【０００４】次にメモリセル１に書き込む場合について
説明する。読み出し時と同様にまずワード線ＷＬ１を活
性化し、キャパシタＣ１に蓄積されている情報をビット
線ＢＬに読み出し、さらにその読み出しデータをセンス
アンプ３により増幅する。このとき、データバスＢＬ、
バーＢＬには外部からの書き込みデータが伝達されてい
る。その後、信号Ｙを活性化してトランジスタＴ３、Ｔ
４をオン状態にすると、データバスＤＢ、バーＤＢを駆
動している図示しない回路の駆動力に比べてセンスアン
プ３の駆動力が小さいために、ビット線ＢＬ、バーＢＬ
にデータバスＤＢ、ばーＤＢのデータが伝達される。さ
らに、ビット線ＢＬ、バーＢＬの電位がセンスアンプ３
によって充分増幅され、キャパシタＣ１に書き込みデー
タが充分書き込まれた後にワード線ＷＬ１を不活性にす
る。
説明する。読み出し時と同様にまずワード線ＷＬ１を活
性化し、キャパシタＣ１に蓄積されている情報をビット
線ＢＬに読み出し、さらにその読み出しデータをセンス
アンプ３により増幅する。このとき、データバスＢＬ、
バーＢＬには外部からの書き込みデータが伝達されてい
る。その後、信号Ｙを活性化してトランジスタＴ３、Ｔ
４をオン状態にすると、データバスＤＢ、バーＤＢを駆
動している図示しない回路の駆動力に比べてセンスアン
プ３の駆動力が小さいために、ビット線ＢＬ、バーＢＬ
にデータバスＤＢ、ばーＤＢのデータが伝達される。さ
らに、ビット線ＢＬ、バーＢＬの電位がセンスアンプ３
によって充分増幅され、キャパシタＣ１に書き込みデー
タが充分書き込まれた後にワード線ＷＬ１を不活性にす
る。
【０００５】次に、リフレッシュ動作について述べる。
この場合も上記と同様に、まずワード線ＷＬ１が活性化
されキャパシタＣ１の情報がビット線ＢＬに読み出され
る。さらに、読み出しデータをセンスアンプ３によって
増幅し、キャパシタＣ１にそのデータが再書き込みされ
た後ワード線ＷＬ１を不活性にする。このとき、信号Ｙ
は活性化しない（図中Ｖｃｐは蓄積容量の対向電極のセ
ルプレート電圧であり、例えばＶｃｃ／２に固定されて
いる）。なお、上述のセンスアンプ３は、図に示すよう
にクロスカップル型のＣＭＯＳアンプであり、信号ＳＡ
を「Ｌ」から「Ｈ」（バーＳＡを「Ｈ」から「Ｌ」）に
することによって活性化される。
されキャパシタＣ１の情報がビット線ＢＬに読み出され
る。さらに、読み出しデータをセンスアンプ３によって
増幅し、キャパシタＣ１にそのデータが再書き込みされ
た後ワード線ＷＬ１を不活性にする。このとき、信号Ｙ
は活性化しない（図中Ｖｃｐは蓄積容量の対向電極のセ
ルプレート電圧であり、例えばＶｃｃ／２に固定されて
いる）。なお、上述のセンスアンプ３は、図に示すよう
にクロスカップル型のＣＭＯＳアンプであり、信号ＳＡ
を「Ｌ」から「Ｈ」（バーＳＡを「Ｈ」から「Ｌ」）に
することによって活性化される。
【０００６】ＤＲＡＭを読み出し、書き込みのノーマル
モードで動作させるか、リフレッシュモードで動作させ
るかは、通常は外部信号の印加の仕方によって制御する
。例えば、信号バーＲＡＳ、バーＣＡＳ、バーＷＥとい
うＤＲＡＭの３つの基本制御信号を、図３に示すタイミ
ングで印加することによって動作モードを制御する。 すなわち、（ａ）に示すように、信号バーＲＡＳを「Ｌ
」にした後で信号バーＣＡＳを「Ｌ」にしかつ信号バー
ＷＥは「Ｈ」に保持すると、チップは読み出しサイクル
に入る（チップのスタンバイ状態ではバーＲＡＳ＝バー
ＣＡＳ＝「Ｈ」）。一方、（ｂ）に示すように、信号バ
ーＲＡＳ、バーＣＡＳは上記と同様で信号バーＷＥは「
Ｌ」に保持すると書き込みサイクルに入る。また、（ｃ
）に示すように、信号バーＷＥは「Ｈ」に状態で信号バ
ーＣＡＳを「Ｌ」にするタイミングを信号バーＲＡＳを
「Ｌ」にするタイミングよりも早くすると、リフレッシ
ュサイクルに入る。この場合のリフレッシュ動作は、米
国特許第４２０７６１８号に示されるような内部カウン
タを利用してアドレス信号を発生させる方法のもので、
上述の外部信号の制御の方法から一般に、バーＣＡＳ
ビフォア（ｂｅｆｏｒｅ） バーＲＡＳ リフレッシュ
（ｒｅｆｒｅｓｈ）と呼ばれている。
モードで動作させるか、リフレッシュモードで動作させ
るかは、通常は外部信号の印加の仕方によって制御する
。例えば、信号バーＲＡＳ、バーＣＡＳ、バーＷＥとい
うＤＲＡＭの３つの基本制御信号を、図３に示すタイミ
ングで印加することによって動作モードを制御する。 すなわち、（ａ）に示すように、信号バーＲＡＳを「Ｌ
」にした後で信号バーＣＡＳを「Ｌ」にしかつ信号バー
ＷＥは「Ｈ」に保持すると、チップは読み出しサイクル
に入る（チップのスタンバイ状態ではバーＲＡＳ＝バー
ＣＡＳ＝「Ｈ」）。一方、（ｂ）に示すように、信号バ
ーＲＡＳ、バーＣＡＳは上記と同様で信号バーＷＥは「
Ｌ」に保持すると書き込みサイクルに入る。また、（ｃ
）に示すように、信号バーＷＥは「Ｈ」に状態で信号バ
ーＣＡＳを「Ｌ」にするタイミングを信号バーＲＡＳを
「Ｌ」にするタイミングよりも早くすると、リフレッシ
ュサイクルに入る。この場合のリフレッシュ動作は、米
国特許第４２０７６１８号に示されるような内部カウン
タを利用してアドレス信号を発生させる方法のもので、
上述の外部信号の制御の方法から一般に、バーＣＡＳ
ビフォア（ｂｅｆｏｒｅ） バーＲＡＳ リフレッシュ
（ｒｅｆｒｅｓｈ）と呼ばれている。
【０００７】図４にノーマルサイクルとＣｂＲ（バーＣ
ＡＳ ｂｅｆｏｒｅ バーＲＡＳ）サイクルにおける電
源電流波形の簡略図を示す。ピークＡは主にセンスアン
プ動作に伴う電流、ピークＢは読み出し／書き込み系回
路の動作に伴う電流、ピークＣはＤＲＡＭが主にダイナ
ミック回路から構成されているために流れるプリチャー
ジ電流である。ＤＲＡＭの動作において最も電流を消費
するのはセンスアンプの動作に伴うビット線の充放電電
流であり、ピークＡが最も大きい。また、上述の説明か
ら分かるように、ワード線の活性からセンスアンプの活
性化までの動作は読み出し、書き込み、リフレッシュと
も全く同じであり、図４においてノーマルサイクルとＣ
ｂＲリフレッシュサイクルで同じである。
ＡＳ ｂｅｆｏｒｅ バーＲＡＳ）サイクルにおける電
源電流波形の簡略図を示す。ピークＡは主にセンスアン
プ動作に伴う電流、ピークＢは読み出し／書き込み系回
路の動作に伴う電流、ピークＣはＤＲＡＭが主にダイナ
ミック回路から構成されているために流れるプリチャー
ジ電流である。ＤＲＡＭの動作において最も電流を消費
するのはセンスアンプの動作に伴うビット線の充放電電
流であり、ピークＡが最も大きい。また、上述の説明か
ら分かるように、ワード線の活性からセンスアンプの活
性化までの動作は読み出し、書き込み、リフレッシュと
も全く同じであり、図４においてノーマルサイクルとＣ
ｂＲリフレッシュサイクルで同じである。
【０００８】
【発明が解決しようとする課題】一方、ＤＲＡＭがボー
ド上に実装されている場合を考えると、ボード上の電源
ラインに対するノイズの影響を考慮してセンスアンプの
動作に伴うピーク電流（ピークＡ）はなるべく小さくす
ることが望ましい。このピーク電流を小さくする１つの
方法として、図２におけるトランジスタＴ５、Ｔ６のト
ランジスタサイズを小さくする方法がある。この方法に
よれば、ビット線ＢＬ、バーＢＬへの電源ＶＣＣからの
充電経路、あるいは接地への放電経路の抵抗が大きくな
るため、センス動作に伴う電流が小さくなるためである
。 しかし、この方法は同時にセンス動作スピードを鈍化さ
せることにもなる。すなわち、ビット線ＢＬ、バーＢＬ
の微小電位差をデータバスＤＢ、バーＤＢに取り出すこ
とができる程度に大きな電位差に増幅するのに時間がか
かるからである。このことはＤＲＡＭのアクセススピー
ドを遅らせることになる。
ド上に実装されている場合を考えると、ボード上の電源
ラインに対するノイズの影響を考慮してセンスアンプの
動作に伴うピーク電流（ピークＡ）はなるべく小さくす
ることが望ましい。このピーク電流を小さくする１つの
方法として、図２におけるトランジスタＴ５、Ｔ６のト
ランジスタサイズを小さくする方法がある。この方法に
よれば、ビット線ＢＬ、バーＢＬへの電源ＶＣＣからの
充電経路、あるいは接地への放電経路の抵抗が大きくな
るため、センス動作に伴う電流が小さくなるためである
。 しかし、この方法は同時にセンス動作スピードを鈍化さ
せることにもなる。すなわち、ビット線ＢＬ、バーＢＬ
の微小電位差をデータバスＤＢ、バーＤＢに取り出すこ
とができる程度に大きな電位差に増幅するのに時間がか
かるからである。このことはＤＲＡＭのアクセススピー
ドを遅らせることになる。
【０００９】一方、ＤＲＡＭがボード上に実装されてい
る場合には、同時に動作するチップの数は一般にノーマ
ルサイクル時よりもリフレッシュサイクル時の方が多い
。このことは、ボード上の電源ラインに対するノイズの
影響はノーマルサイクル時よりもリフレッシュサイクル
時の方が大きいということを意味する。したがって、リ
フレッシュサイクル時のみセンスアンプ動作じ伴うピー
ク電流を減らすことができれば、ボード上の電源ライン
に対するノイズの影響を抑えることができる。本発明は
上記のような問題を解決するためになされたもので、ボ
ード上に実装された場合にボード上の電源線に対するノ
イズの影響を小さくしてシステムの誤動作を防止するこ
とができ、かつ高速で読み出し、書き込み動作を行なう
ことができるＤＲＡＭに代表されるようなダイナミック
型半導体メモリを提供することを目的とする。
る場合には、同時に動作するチップの数は一般にノーマ
ルサイクル時よりもリフレッシュサイクル時の方が多い
。このことは、ボード上の電源ラインに対するノイズの
影響はノーマルサイクル時よりもリフレッシュサイクル
時の方が大きいということを意味する。したがって、リ
フレッシュサイクル時のみセンスアンプ動作じ伴うピー
ク電流を減らすことができれば、ボード上の電源ライン
に対するノイズの影響を抑えることができる。本発明は
上記のような問題を解決するためになされたもので、ボ
ード上に実装された場合にボード上の電源線に対するノ
イズの影響を小さくしてシステムの誤動作を防止するこ
とができ、かつ高速で読み出し、書き込み動作を行なう
ことができるＤＲＡＭに代表されるようなダイナミック
型半導体メモリを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、リフレッシュ
動作により記憶情報が再書き込みされるダイナミック型
メモリセルと、このメモリセルに蓄えられた情報を読み
出すためのセンスアンプ回路とを備えるダイナミック型
半導体記憶装置において、前記センスアンプ回路の電流
供給路に直列に接続されて前記センスアンプ回路の活性
化信号によってオンする第１のトランジスタと、この第
１のトランジスタと並列に接続されて前記活性化信号に
よってオンするとともに前記リフレッシュ動作時にオフ
される第２のトランジスタとを備えようにしたものであ
る。
動作により記憶情報が再書き込みされるダイナミック型
メモリセルと、このメモリセルに蓄えられた情報を読み
出すためのセンスアンプ回路とを備えるダイナミック型
半導体記憶装置において、前記センスアンプ回路の電流
供給路に直列に接続されて前記センスアンプ回路の活性
化信号によってオンする第１のトランジスタと、この第
１のトランジスタと並列に接続されて前記活性化信号に
よってオンするとともに前記リフレッシュ動作時にオフ
される第２のトランジスタとを備えようにしたものであ
る。
【００１１】
【作用】本発明によれば、ノーマル動作時には並列接続
された第１、第２のトランジスタがともにオンし、リフ
レッシュ動作時には第２のトランジスタがオフしてセン
スアンプへの駆動電流を抑制し、リフレッシュ動作時の
センスアンプの動作に伴う電流のピーク値をノーマル動
作時よりも小さくする。
された第１、第２のトランジスタがともにオンし、リフ
レッシュ動作時には第２のトランジスタがオフしてセン
スアンプへの駆動電流を抑制し、リフレッシュ動作時の
センスアンプの動作に伴う電流のピーク値をノーマル動
作時よりも小さくする。
【００１２】
【実施例】以下、本発明の実施例を図について説明する
。図１は本発明に係るダイナミック型半導体装置の一実
施例を示す要部回路図である。図において、３はセンス
アンプ、ＢＬ、バーＢＬはビット線、Ｔ７〜Ｔ１０はト
ランジスタ、Ｇ１、Ｇ２はゲート、ＩＮＴはインバータ
、ＳＡ、バーＳＡはセンスアンプ活性化信号、ＣＢＲは
リフレッシュ時に「Ｈ」となる信号である。
。図１は本発明に係るダイナミック型半導体装置の一実
施例を示す要部回路図である。図において、３はセンス
アンプ、ＢＬ、バーＢＬはビット線、Ｔ７〜Ｔ１０はト
ランジスタ、Ｇ１、Ｇ２はゲート、ＩＮＴはインバータ
、ＳＡ、バーＳＡはセンスアンプ活性化信号、ＣＢＲは
リフレッシュ時に「Ｈ」となる信号である。
【００１３】次に動作を説明する。ノーマル動作時には
信号ＣＢＲが「Ｌ」でゲートＧ１、Ｇ２が開いているた
め、トランジスタＴ７、Ｔ８のゲートにはセンスアンプ
活性化信号バーＳＡが印加され、トランジスタＴ９、Ｔ
１０のゲートにはセンスアンプ活性化信号ＳＡが印加さ
れる。これにより、トランジスタＴ７〜Ｔ１０は全てオ
ンとなり、センスアンプに対して充分な駆動電流を流れ
大きな駆動力が得られる。一方、ＣｂＲリフレッシュ時
には信号ＣＢＲが「Ｈ」になってゲートＧ１、Ｇ２が閉
じるため、トランジスタＴ８、Ｔ１０のゲートにセンス
アンプ活性化信号が印加されなくなりオフとなる。した
がって、トランジスタＴ７、Ｔ９を介してのみ駆動電流
が流れ、センスアンプに対する駆動力は小さくなってセ
ンス動作時のピーク電流を減らすことができる。
信号ＣＢＲが「Ｌ」でゲートＧ１、Ｇ２が開いているた
め、トランジスタＴ７、Ｔ８のゲートにはセンスアンプ
活性化信号バーＳＡが印加され、トランジスタＴ９、Ｔ
１０のゲートにはセンスアンプ活性化信号ＳＡが印加さ
れる。これにより、トランジスタＴ７〜Ｔ１０は全てオ
ンとなり、センスアンプに対して充分な駆動電流を流れ
大きな駆動力が得られる。一方、ＣｂＲリフレッシュ時
には信号ＣＢＲが「Ｈ」になってゲートＧ１、Ｇ２が閉
じるため、トランジスタＴ８、Ｔ１０のゲートにセンス
アンプ活性化信号が印加されなくなりオフとなる。した
がって、トランジスタＴ７、Ｔ９を介してのみ駆動電流
が流れ、センスアンプに対する駆動力は小さくなってセ
ンス動作時のピーク電流を減らすことができる。
【００１４】
【発明の効果】以上のように本発明によれば、リフレッ
シュ動作時にセンスアンプの駆動力を弱めるように構成
したので、読み出し、書き込み動作の速度を遅くするこ
となくボード上の電源線に対するノイズの影響を小さく
でき、システムの誤動作を防止することができる。
シュ動作時にセンスアンプの駆動力を弱めるように構成
したので、読み出し、書き込み動作の速度を遅くするこ
となくボード上の電源線に対するノイズの影響を小さく
でき、システムの誤動作を防止することができる。
【図１】本発明に係るダイナミック型半導体装置の一実
施例を示す要部回路図である。
施例を示す要部回路図である。
【図２】従来のダイナミック型半導体装置の構成図であ
る。
る。
【図３】ＤＲＡＭの基本制御信号のタイミング図である
。
。
【図４】ＤＲＡＭのピーク電流を示す波形図である。
１、２ メモリセル３
センスアンプＴ７〜Ｔ１０ ト
ランジスタ Ｇ１、Ｇ２ ゲート
センスアンプＴ７〜Ｔ１０ ト
ランジスタ Ｇ１、Ｇ２ ゲート
Claims (1)
- 【請求項１】 リフレッシュ動作により記憶情報が再
書き込みされるダイナミック型メモリセルと、このメモ
リセルに蓄えられた情報を読み出すためのセンスアンプ
回路とを備えるダイナミック型半導体記憶装置において
、前記センスアンプ回路の電流供給路に直列に接続され
て前記センスアンプ回路の活性化信号によってオンする
第１のトランジスタと、この第１のトランジスタと並列
に接続されて前記活性化信号によってオンするとともに
前記リフレッシュ動作時にオフされる第２のトランジス
タとを備えたことを特徴とするダイナミック型半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134705A JP2773465B2 (ja) | 1991-06-06 | 1991-06-06 | ダイナミック型半導体記憶装置 |
| US07/892,897 US5367493A (en) | 1991-06-06 | 1992-06-03 | Dynamic type semiconductor memory device having reduced peak current during refresh mode and method of operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134705A JP2773465B2 (ja) | 1991-06-06 | 1991-06-06 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04360093A true JPH04360093A (ja) | 1992-12-14 |
| JP2773465B2 JP2773465B2 (ja) | 1998-07-09 |
Family
ID=15134673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134705A Expired - Fee Related JP2773465B2 (ja) | 1991-06-06 | 1991-06-06 | ダイナミック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5367493A (ja) |
| JP (1) | JP2773465B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068073A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508965A (en) * | 1993-09-14 | 1996-04-16 | Fujitsu Limited | Semiconductor memory device |
| JP3028913B2 (ja) * | 1994-11-10 | 2000-04-04 | 株式会社東芝 | 半導体記憶装置 |
| JP3723615B2 (ja) * | 1995-01-06 | 2005-12-07 | 株式会社ルネサステクノロジ | ダイナミック型半導体記憶装置 |
| JPH09204774A (ja) * | 1995-12-22 | 1997-08-05 | Hitachi Ltd | 半導体メモリ |
| US6330178B1 (en) * | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US5717644A (en) * | 1996-10-09 | 1998-02-10 | International Business Machines Corporation | Apparatus for varying the refresh rate for a DRAM in response to variation in operating voltages and method thereof |
| US6075744A (en) * | 1997-10-10 | 2000-06-13 | Rambus Inc. | Dram core refresh with reduced spike current |
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