JPH02153653A - 低消費電力モード制御回路 - Google Patents
低消費電力モード制御回路Info
- Publication number
- JPH02153653A JPH02153653A JP63307569A JP30756988A JPH02153653A JP H02153653 A JPH02153653 A JP H02153653A JP 63307569 A JP63307569 A JP 63307569A JP 30756988 A JP30756988 A JP 30756988A JP H02153653 A JPH02153653 A JP H02153653A
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- JP
- Japan
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- circuit
- clocks
- clock
- signal
- control circuit
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- Granted
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- 238000004891 communication Methods 0.000 claims abstract description 32
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 239000000725 suspension Substances 0.000 description 7
- 230000006266 hibernation Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000007958 sleep Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
この発明は通信制御回路に用いて好適な低消費電力モー
ド制御回路に関する。
ド制御回路に関する。
「従来の技術」
一般に、デジタル回路の消費電力を抑える場合回路を動
作させる必要がなくなった時点ですべてのクロックを停
止して回路全体を休止状態にする方法が用いられる。こ
の方法によれば、休止状態において回路には静消費電流
しか流れず、低消費電力化が実現できる。また、メイン
クロックを分周して回路各部を駆動するクロックを生成
している場合は、休止状態においてクロックの分周比を
変えて回路各部の駆動周波数を小さくし、低消費電力化
を実現する方法も用いられている。
作させる必要がなくなった時点ですべてのクロックを停
止して回路全体を休止状態にする方法が用いられる。こ
の方法によれば、休止状態において回路には静消費電流
しか流れず、低消費電力化が実現できる。また、メイン
クロックを分周して回路各部を駆動するクロックを生成
している場合は、休止状態においてクロックの分周比を
変えて回路各部の駆動周波数を小さくし、低消費電力化
を実現する方法も用いられている。
「発明が解決しようとする課題」
ところで、通信ユニットに搭載される通信制御回路の低
消費電力化手段として上記従来の方法を用いると、以下
説明する問題が発生ずる。すなわち、休止状態において
クロックを全部止めてしまうようにすると、休止中に外
部からの通信要求があった場合にこれに応することが出
来ない。また、休止中にクロックの分周比を変えると、
休止中においても回路が動作するので、再起動した時点
では休止前とは違った内部状態となってしまう恐れがあ
る。さらに、低消費電力化する度合が小さいことが予想
される。
消費電力化手段として上記従来の方法を用いると、以下
説明する問題が発生ずる。すなわち、休止状態において
クロックを全部止めてしまうようにすると、休止中に外
部からの通信要求があった場合にこれに応することが出
来ない。また、休止中にクロックの分周比を変えると、
休止中においても回路が動作するので、再起動した時点
では休止前とは違った内部状態となってしまう恐れがあ
る。さらに、低消費電力化する度合が小さいことが予想
される。
この発明は上述した事情に鑑みてなされた乙ので、回路
を動作させる必要のない場合は回路を休止状態にして消
費電力を抑え、起動要求が発生した時点で即座に休止状
態を解除して通常の動作状態に復帰させることが可能な
低消費電力モード制御回路を提供することを目的とする
。
を動作させる必要のない場合は回路を休止状態にして消
費電力を抑え、起動要求が発生した時点で即座に休止状
態を解除して通常の動作状態に復帰させることが可能な
低消費電力モード制御回路を提供することを目的とする
。
「課題を解決するための手段」
上記課題を解決するため、第１の発明は、通信回線を介
して外部との通信を行い、所定の機能の動作を行う通信
ユニットに搭載される通信制御回路においで、 メインクロックによって動作する回路であっで、前記機
能の上位の機能を実行する制御ユニットか休止許可指令
を出力し、かつ、外部からの通信要求がなく、さらに内
部状態が休止可能状態である場合に検出信号を出力する
休止制御手段と、回路内の各部に駆動用のクロックを供
給する手段であっで、面記検出信号が出力された場合に
前記各クロックの大部分のクロックの発生を停止し、低
消費電力モードに移行する手段と を具備することを特徴とする。
して外部との通信を行い、所定の機能の動作を行う通信
ユニットに搭載される通信制御回路においで、 メインクロックによって動作する回路であっで、前記機
能の上位の機能を実行する制御ユニットか休止許可指令
を出力し、かつ、外部からの通信要求がなく、さらに内
部状態が休止可能状態である場合に検出信号を出力する
休止制御手段と、回路内の各部に駆動用のクロックを供
給する手段であっで、面記検出信号が出力された場合に
前記各クロックの大部分のクロックの発生を停止し、低
消費電力モードに移行する手段と を具備することを特徴とする。
また、第２の発明は通信回線を介して外部との通信を行
い、所定の機能の動作を行う通信ユニットに搭載される
通信制御回路においで、前記第１の発明における検出信
号が出力されなくなった場合に、所定の順序、かつ、所
定の時間間隔で、面記各部に対する大部分のクロックの
発生および供給を開始し、内部状態か休止する直前の状
態から動作開始する手段を を具備することを特徴とする。
い、所定の機能の動作を行う通信ユニットに搭載される
通信制御回路においで、前記第１の発明における検出信
号が出力されなくなった場合に、所定の順序、かつ、所
定の時間間隔で、面記各部に対する大部分のクロックの
発生および供給を開始し、内部状態か休止する直前の状
態から動作開始する手段を を具備することを特徴とする。
「作用」
上記第１の発明の構成によれば、上位の制御ユニットが
休止許可指令を出力し、かつ、外部からの通信要求がな
く、さらに内部状態が休止可能状態である場合に、検出
信号が発生される。これにより、回路各部のクロックが
停止される。また、第２の発明によれば、休止許可指令
が解除されたり、あるいは外部からの通信要求があった
り、あるいは内部状態が休止可能状態から他の状態に変
化することにより、検出信号が解除されると、これによ
り、回路各部に所定の順番でクロックが供給され、休止
前の動作状態に復帰する。
休止許可指令を出力し、かつ、外部からの通信要求がな
く、さらに内部状態が休止可能状態である場合に、検出
信号が発生される。これにより、回路各部のクロックが
停止される。また、第２の発明によれば、休止許可指令
が解除されたり、あるいは外部からの通信要求があった
り、あるいは内部状態が休止可能状態から他の状態に変
化することにより、検出信号が解除されると、これによ
り、回路各部に所定の順番でクロックが供給され、休止
前の動作状態に復帰する。
「実施例」
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第１図はこの発明の一実施例による低消費電力モード制
御回路の構成を示す回路図である。また、第２図は第１
図の回路の動作を示すタイムチャートである。
御回路の構成を示す回路図である。また、第２図は第１
図の回路の動作を示すタイムチャートである。
第１図においで、ｌはクロックジェネレータであり、各
々周期がＴで互いに逆相の２相クロツクφｔａおよびφ
、ａを発生する。
々周期がＴで互いに逆相の２相クロツクφｔａおよびφ
、ａを発生する。
このモード切り換え部では休止可能状態信号ＳＡＳ、休
止許可指令信号ＳＡＣおよび外部通信要求無信号ＥＣＲ
の監視が行われる。ここで、信号ＳＡＳは、この通信制
御回路が休止可能な状態である場合に“ｌ”となる。ま
た、信号ＳＡＣは、この通信制御回路の上位の処理を行
う制御ユニットか出す休止許可指令であり、この通信制
御回路の動作が必要でない場合に“１”となる。また、
信号ＥＣＲは外部から何も通信要求がない場合に“１”
となる。
止許可指令信号ＳＡＣおよび外部通信要求無信号ＥＣＲ
の監視が行われる。ここで、信号ＳＡＳは、この通信制
御回路が休止可能な状態である場合に“ｌ”となる。ま
た、信号ＳＡＣは、この通信制御回路の上位の処理を行
う制御ユニットか出す休止許可指令であり、この通信制
御回路の動作が必要でない場合に“１”となる。また、
信号ＥＣＲは外部から何も通信要求がない場合に“１”
となる。
これらの信号ＳＡＳ、ＳＡＣおよびＥＣＲはＡＮＤゲー
ト２に入力され、ＡＮＤゲート２からは検出信号ＳＬＰ
が出力される。そしで、検出信号ＳＬＰは遅延回路３を
介し、クロツクインヒピット信号ＣＬ Ｉ Ｈ１として
出力される。ここで、遅延回路３はマスタースレーブ型
フリップフロップ！段で構成されており、クロックφｌ
ａが“ｌ”の時に入力データを読み、クロックφ、ａが
“ｌ”の時にデータを出力する。クロツクインヒピット
信号ＣＬＩＨＩは、遅延回路４およびＯＲゲート５に供
給され、ＯＲゲート５からはクロツクインヒピット信号
ＣＬＩＨ２が出力される。ここで、遅延回路４は遅延回
路３と同様、クロックφ、ａおよびφ、ａによって駆動
されるマスタスレーブ型フリップフロップ２段からなる
。クロツクインヒピット信号ＣＬＩＨ２はＯＲゲート６
を介し、遅延回路３と同一構成の遅延回路７に入力され
る。そしで、遅延回路７の出力はＯＲゲート９を介して
クロックインヒピット信号ＣＬ Ｉ Ｈ３として出力さ
れる。
ト２に入力され、ＡＮＤゲート２からは検出信号ＳＬＰ
が出力される。そしで、検出信号ＳＬＰは遅延回路３を
介し、クロツクインヒピット信号ＣＬ Ｉ Ｈ１として
出力される。ここで、遅延回路３はマスタースレーブ型
フリップフロップ！段で構成されており、クロックφｌ
ａが“ｌ”の時に入力データを読み、クロックφ、ａが
“ｌ”の時にデータを出力する。クロツクインヒピット
信号ＣＬＩＨＩは、遅延回路４およびＯＲゲート５に供
給され、ＯＲゲート５からはクロツクインヒピット信号
ＣＬＩＨ２が出力される。ここで、遅延回路４は遅延回
路３と同様、クロックφ、ａおよびφ、ａによって駆動
されるマスタスレーブ型フリップフロップ２段からなる
。クロツクインヒピット信号ＣＬＩＨ２はＯＲゲート６
を介し、遅延回路３と同一構成の遅延回路７に入力され
る。そしで、遅延回路７の出力はＯＲゲート９を介して
クロックインヒピット信号ＣＬ Ｉ Ｈ３として出力さ
れる。
また、遅延回路７の出力は、ＡＮＤゲート８およびＯＲ
ゲート６を介し、遅延回路７に再入力される。
ゲート６を介し、遅延回路７に再入力される。
通常動作モード時は、検出信号ＳＬＰが“０”なので、
クロツクインヒピット信号ＣＩＩＨＩおよびＣＬ Ｉ
Ｈ２も“０”となっている。また、クロツクインヒピッ
ト信号ＣＬＩＨａも“０“となっている。なお、クロツ
クインヒピット信号ＣＬ Ｉ Ｈ３を０”とする動作に
ついては後述する。また、クロツクインヒピット信号Ｃ
Ｌ Ｉ Ｈｌが“０”であるため、インバータ１０の出
力が“１”となっており、このため、クロックφ＋ ａ
ｈ＜Ａ Ｎ ＤゲートＩＩを介して２相りロック発生回
路１２に入力され、２相のマスククロックφ、およびφ
、が発生される。このマスタクロックφ、およびφ、は
分周器１３によって分周される。そしで、分周器１３の
各分周出力はＡＮＤゲート１４３〜１４ｎを介して回路
各部に供給される。このようにしで、回路各部へはクロ
ックφ１〜φｉが供給され、この通信制御回路では通常
の動作が行われる。
クロツクインヒピット信号ＣＩＩＨＩおよびＣＬ Ｉ
Ｈ２も“０”となっている。また、クロツクインヒピッ
ト信号ＣＬＩＨａも“０“となっている。なお、クロツ
クインヒピット信号ＣＬ Ｉ Ｈ３を０”とする動作に
ついては後述する。また、クロツクインヒピット信号Ｃ
Ｌ Ｉ Ｈｌが“０”であるため、インバータ１０の出
力が“１”となっており、このため、クロックφ＋ ａ
ｈ＜Ａ Ｎ ＤゲートＩＩを介して２相りロック発生回
路１２に入力され、２相のマスククロックφ、およびφ
、が発生される。このマスタクロックφ、およびφ、は
分周器１３によって分周される。そしで、分周器１３の
各分周出力はＡＮＤゲート１４３〜１４ｎを介して回路
各部に供給される。このようにしで、回路各部へはクロ
ックφ１〜φｉが供給され、この通信制御回路では通常
の動作が行われる。
時刻ｔＩにおいで、信号ＳＡＳ、ＳＡＣおよびＥＣＲが
共に“１“となって検出信号ＳＬＰが“ｌ”となると、
その後のクロックφ、ａの立ち上がりによりてクロック
インヒピット信号ＣＬＩＨＩが“１“となる。また、ク
ロツクインヒピット信号ＣＬ［ＨｌはＯＲゲート５およ
び９にも入力されるので、クロックインヒピット信号Ｃ
ＩＬＨ２およびＣＬＩ Ｈ３も“１”となる。これによ
り、供給されるクロックが回路各部ｊこおいて無効とな
り、当該回路全ての動作が停止する。また、クロックイ
ンしビット信号ＣＬ Ｉ Ｈ２は分周回路１３にリセッ
ト信号Ｒとして人力されるので、分周回路１３はリセッ
トされる。そしで、分周回路１３のキャリアウド出力Ｇ
Ｏも°０”となる。また、クロツクインヒピット信号Ｃ
ＬＩＨＩが“１”となることにより、インバータｌＯの
出力が“０″となり、マスタクロックφ１、φ、の発生
が停止される。これにより、この通信制御回路は休止状
態となる（時刻１１）。
共に“１“となって検出信号ＳＬＰが“ｌ”となると、
その後のクロックφ、ａの立ち上がりによりてクロック
インヒピット信号ＣＬＩＨＩが“１“となる。また、ク
ロツクインヒピット信号ＣＬ［ＨｌはＯＲゲート５およ
び９にも入力されるので、クロックインヒピット信号Ｃ
ＩＬＨ２およびＣＬＩ Ｈ３も“１”となる。これによ
り、供給されるクロックが回路各部ｊこおいて無効とな
り、当該回路全ての動作が停止する。また、クロックイ
ンしビット信号ＣＬ Ｉ Ｈ２は分周回路１３にリセッ
ト信号Ｒとして人力されるので、分周回路１３はリセッ
トされる。そしで、分周回路１３のキャリアウド出力Ｇ
Ｏも°０”となる。また、クロツクインヒピット信号Ｃ
ＬＩＨＩが“１”となることにより、インバータｌＯの
出力が“０″となり、マスタクロックφ１、φ、の発生
が停止される。これにより、この通信制御回路は休止状
態となる（時刻１１）。
時刻ｔ、においで、信号５ＡＳＳＳＡＣあるいはＥＣＲ
のいずれかが“０”となり、検出信号ＳＬＰが′０”に
なると、その後のクロックφ、ａの立ち上がりによって
クロツクインヒビット信号ＣＬ ｒ Ｈｌが“０”とな
る（時刻ｔ４）。この結果、インバータ１０の出力が“
１″″となり、マスタクロックφ、およびφ、の発生が
再開される。これに伴っで、マスタクロックφ８、φ！
系の回路の動作が再開される。
のいずれかが“０”となり、検出信号ＳＬＰが′０”に
なると、その後のクロックφ、ａの立ち上がりによって
クロツクインヒビット信号ＣＬ ｒ Ｈｌが“０”とな
る（時刻ｔ４）。この結果、インバータ１０の出力が“
１″″となり、マスタクロックφ、およびφ、の発生が
再開される。これに伴っで、マスタクロックφ８、φ！
系の回路の動作が再開される。
次いで、クロツクインヒピット信号ＣＩ Ｌ Ｈ１より
も時間２Ｔだけ遅れてクロックインヒピット信号ＣＬＩ
Ｈ２が“０“となる（時刻１．）。これにより、リセッ
トが解除されで、分周回路１３がクロックφ鳳およびφ
！のカウント動作を再開する。そしで、分周回路１３の
各分周出力がＡＮＤゲート１４３〜１４ｎを介してクロ
ックφ３〜φｎとなって回路内各部に供給される。そし
で、クロツクインヒビット信号ＣＩＬＨＩおよびＣＬｒ
Ｈ２の解除に伴ってイネーブル状態とされた回路の動作
が開始される。
も時間２Ｔだけ遅れてクロックインヒピット信号ＣＬＩ
Ｈ２が“０“となる（時刻１．）。これにより、リセッ
トが解除されで、分周回路１３がクロックφ鳳およびφ
！のカウント動作を再開する。そしで、分周回路１３の
各分周出力がＡＮＤゲート１４３〜１４ｎを介してクロ
ックφ３〜φｎとなって回路内各部に供給される。そし
で、クロツクインヒビット信号ＣＩＬＨＩおよびＣＬｒ
Ｈ２の解除に伴ってイネーブル状態とされた回路の動作
が開始される。
そしで、所定クロック敗のカウントが行われると、分周
回路１３のキャリアウド出力ＣＯが“！”となる（時刻
ｔａ）。これに伴っで、まず、インバー＆ｔＳの出力が
、次いで、ＡＮＤゲート８の出力が、さらにＯＲゲート
６の出力が“０°となる。そしで、その後のクロックφ
、ａの立ち上がりによって遅延回路７の出力が“０”と
なり、クロツクインヒビット信号Ｃ１１Ｈ３が立ち下が
る（時刻１．＋）。
回路１３のキャリアウド出力ＣＯが“！”となる（時刻
ｔａ）。これに伴っで、まず、インバー＆ｔＳの出力が
、次いで、ＡＮＤゲート８の出力が、さらにＯＲゲート
６の出力が“０°となる。そしで、その後のクロックφ
、ａの立ち上がりによって遅延回路７の出力が“０”と
なり、クロツクインヒビット信号Ｃ１１Ｈ３が立ち下が
る（時刻１．＋）。
これにより残りの全回路の動作が開始される。そしで、
遅延回路７の出力（レベル“０”）はＡＮＤゲート８お
よびＯＲゲート６を介して遅延回路７に再人力されるの
で、クロツクィンヒピット信号ＣＬＩＨ３は以後“０”
を継続する。このようにしで、クロツクインヒピット信
号ＣＬＩＨＩ〜ＣＬＩＨ３は順次、必要な時間間隔を経
て解除され、通信制御回路は通常モードの動作を再開す
る。
遅延回路７の出力（レベル“０”）はＡＮＤゲート８お
よびＯＲゲート６を介して遅延回路７に再人力されるの
で、クロツクィンヒピット信号ＣＬＩＨ３は以後“０”
を継続する。このようにしで、クロツクインヒピット信
号ＣＬＩＨＩ〜ＣＬＩＨ３は順次、必要な時間間隔を経
て解除され、通信制御回路は通常モードの動作を再開す
る。
「発明の効果」
以上説明したように、第１の発明によれば、メインクロ
ックによって動作する回路であっで、上位の機能を実行
する制御ユニットが休止許可指令を出力し、かっ、外部
からの通信要求がなく、さらに内部状態が休止可能状態
である場合に検出信号を出力する休止制御手段と、回路
内の各部に駆動用のクロックを供給する手段であっで、
前記検出信号が出力された場合に前記各クロックの大部
分のクロックの発生を停止し、低消費電力モードに移行
する手段とを設けたので、低消費電力モードにおいては
消費電力が極めて小さく抑えられる。
ックによって動作する回路であっで、上位の機能を実行
する制御ユニットが休止許可指令を出力し、かっ、外部
からの通信要求がなく、さらに内部状態が休止可能状態
である場合に検出信号を出力する休止制御手段と、回路
内の各部に駆動用のクロックを供給する手段であっで、
前記検出信号が出力された場合に前記各クロックの大部
分のクロックの発生を停止し、低消費電力モードに移行
する手段とを設けたので、低消費電力モードにおいては
消費電力が極めて小さく抑えられる。
また、第２の発明によれば、前記第１の発明における検
出信号が出力されなくなった場合に、所定の順序、かつ
、所定の時間間隔で、前記各部に対する大部分のクロッ
クの発生および供給を開始し、内部状態が休止する直前
の状態から動作開始する手段を設けたので、起動要求が
発生した時点で即座に通常の動作状聾に復帰することが
できるという効果が得られる。
出信号が出力されなくなった場合に、所定の順序、かつ
、所定の時間間隔で、前記各部に対する大部分のクロッ
クの発生および供給を開始し、内部状態が休止する直前
の状態から動作開始する手段を設けたので、起動要求が
発生した時点で即座に通常の動作状聾に復帰することが
できるという効果が得られる。
第１図はこの発明の一実施例による低消費電力モード制
御回路の構成を示す回路図、第２図は同実施例の動作を
示すタイムヂャートである。 １・・・・・・クロックジェネレータ、φｌａおよびφ
、ａ・・・・・・メインクロック、φ、〜φｎ・・・・
・・クロック。
御回路の構成を示す回路図、第２図は同実施例の動作を
示すタイムヂャートである。 １・・・・・・クロックジェネレータ、φｌａおよびφ
、ａ・・・・・・メインクロック、φ、〜φｎ・・・・
・・クロック。
Claims (2)
- （１）通信回線を介して外部との通信を行い、所定の機
能の動作を行う通信ユニットに搭載される通信制御回路
において、 メインクロックによって動作する回路であって、前記機
能の上位の機能を実行する制御ユニットが休止許可指令
を出力し、かつ、外部からの通信要求がなく、さらに内
部状態が休止可能状態である場合に検出信号を出力する
休止制御手段と、回路内の各部に駆動用のクロックを供
給する手段であって、前記検出信号が出力された場合に
前記各クロックの大部分のクロックの発生を停止し、低
消費電力モードに移行する手段と を具備することを特徴とする低消費電力モード制御回路
。 - （２）通信回線を介して外部との通信を行い、所定の機
能の動作を行う通信ユニットに搭載される通信制御回路
において、 請求項第１記載の検出信号が出力されなくなった場合に
、所定の順序、かつ、所定の時間間隔で、前記各部に対
する大部分のクロックの発生および供給を開始し、内部
状態が休止する直前の状態から動作開始する手段を を具備することを特徴とする低消費電力モード制御回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307569A JPH02153653A (ja) | 1988-12-05 | 1988-12-05 | 低消費電力モード制御回路 |
| US08/454,845 US5737317A (en) | 1988-12-05 | 1995-05-31 | Communication system testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307569A JPH02153653A (ja) | 1988-12-05 | 1988-12-05 | 低消費電力モード制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153653A true JPH02153653A (ja) | 1990-06-13 |
| JPH0552104B2 JPH0552104B2 (ja) | 1993-08-04 |
Family
ID=17970656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307569A Granted JPH02153653A (ja) | 1988-12-05 | 1988-12-05 | 低消費電力モード制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02153653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305329A (ja) * | 2007-06-11 | 2008-12-18 | Oki Electric Ind Co Ltd | クロックコントローラ及びそれを用いた論理シミュレーション方法と論理シミュレーション装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975739A (ja) * | 1982-10-25 | 1984-04-28 | Fujitsu Ltd | デイジタル装置の省電力化方式 |
| JPS6057747A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | 通信用周辺装置 |
| JPS6124353A (ja) * | 1984-07-12 | 1986-02-03 | Nec Corp | 通信用周辺制御装置 |
-
1988
- 1988-12-05 JP JP63307569A patent/JPH02153653A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975739A (ja) * | 1982-10-25 | 1984-04-28 | Fujitsu Ltd | デイジタル装置の省電力化方式 |
| JPS6057747A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | 通信用周辺装置 |
| JPS6124353A (ja) * | 1984-07-12 | 1986-02-03 | Nec Corp | 通信用周辺制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305329A (ja) * | 2007-06-11 | 2008-12-18 | Oki Electric Ind Co Ltd | クロックコントローラ及びそれを用いた論理シミュレーション方法と論理シミュレーション装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552104B2 (ja) | 1993-08-04 |
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